基于FPGA的ARM并行總線(xiàn)研究與仿真

0 引言

在數(shù)字系統(tǒng)的設(shè)計(jì)中，FPGA+ARM 的系統(tǒng)架構(gòu)得到了越來(lái)越廣泛的應(yīng)用，FPGA 主要實(shí)現(xiàn)高速數(shù)據(jù)的處理;ARM 主要實(shí)現(xiàn)系統(tǒng)的流程控制.人機(jī)交互.外部通信以及FPGA 控制等功能.I2C.SPI 等串行總線(xiàn)接口只能實(shí)現(xiàn)FPGA 和ARM 之間的低速通信 ;當(dāng)傳輸?shù)臄?shù)據(jù)量較大.要求高速傳輸時(shí)，就需要用并行總線(xiàn)來(lái)進(jìn)行兩者之間的高速數(shù)據(jù)傳輸.

下面基于ARM 處理器LPC2478 以及FPGA 器件EP2C20Q240,以ARM 外部總線(xiàn)的讀操作時(shí)序?yàn)槔?，研究?jī)烧咧g高速傳輸?shù)?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/并行總線(xiàn)">并行總線(xiàn);其中，數(shù)據(jù)總線(xiàn)為32 位;并在FPGA 內(nèi)部構(gòu)造了1024x32bits 的SRAM 高速存儲(chǔ)緩沖器，以便于ARM 處理器快速讀寫(xiě)FPGA 內(nèi)部數(shù)據(jù).

1 ARM 并行總線(xiàn)的工作原理

ARM 處理器LPC2478 的外部并行總線(xiàn)由24 根地址總線(xiàn).32根數(shù)據(jù)總線(xiàn)和若干讀寫(xiě).片選等控制信號(hào)線(xiàn)組成.根據(jù)系統(tǒng)需求，數(shù)據(jù)總線(xiàn)寬度還可以配置為8 位.16 位和32 位等幾種工作模式.

在本設(shè)計(jì)中，用到ARM 外部總線(xiàn)的信號(hào)有：CS.WE.OE.DATA[310].ADDR[230].BLS 等.CS 為片選信號(hào)，WE 為寫(xiě)使能信號(hào)，OE 為讀使能信號(hào)，DATA 為數(shù)據(jù)總線(xiàn)，ADDR 地址總線(xiàn)，BLS 為字節(jié)組選擇信號(hào).ARM 的外部總線(xiàn)讀操作時(shí)序圖，分別如圖1 所示.

根據(jù)ARM 外部并行總線(xiàn)操作的時(shí)序，ARM 外部總線(xiàn)的讀寫(xiě)操作均在CS 為低電平有效的情況下進(jìn)行.由于讀操作和寫(xiě)操作不可能同時(shí)進(jìn)行，因此WE 和OE 信號(hào)不能同時(shí)出現(xiàn)低電平的情況.

數(shù)據(jù)總線(xiàn)DATA 是雙向的總線(xiàn)，要求FPGA 也要實(shí)現(xiàn)雙向數(shù)據(jù)的傳輸.在時(shí)序圖中給出了時(shí)序之間的制約關(guān)系，設(shè)計(jì)FPGA 時(shí)應(yīng)該滿(mǎn)足ARM 信號(hào)的建立時(shí)間和保持時(shí)間的要求，否則可能出現(xiàn)讀寫(xiě)不穩(wěn)定的情況.

2 FPGA 的并行總線(xiàn)設(shè)計(jì)

2.1 FPGA 的端口設(shè)計(jì)

FPGA 和ARM 之間的外部并行總線(xiàn)連接框圖，如圖2 所示.由于FPGA 內(nèi)部的SRAM 存儲(chǔ)單元為32 位，不需要進(jìn)行字節(jié)組的選擇，因此BLS 信號(hào)可以不連接.為了便于實(shí)現(xiàn)ARM 和FPGA 之間數(shù)據(jù)的快速傳輸，F(xiàn)PGA 內(nèi)部的SRAM 既要與ARM 處理器進(jìn)行讀寫(xiě)處理，還要跟FPGA 內(nèi)部的其他邏輯模塊進(jìn)行數(shù)據(jù)交換，因此SRAM 采用雙口RAM 來(lái)實(shí)現(xiàn).

從端口的方向特性看，DATA 端口是INOUT(雙向)方式，其余端口均為IN(輸入)方式.從端口的功能看，clk20m 是全局時(shí)鐘，在實(shí)現(xiàn)時(shí)應(yīng)采用FPGA 的全局時(shí)鐘網(wǎng)絡(luò)，這樣可以有效減少時(shí)鐘延時(shí)，保證FPGA 時(shí)序的正確性.ADDR 是16 位的地址總線(xiàn)，由ARM 器件輸入到FPGA.DATA 是32 位的雙向數(shù)據(jù)總線(xiàn)，雙向總線(xiàn)的設(shè)計(jì)是整個(gè)設(shè)計(jì)的重點(diǎn).OE 為ARM 輸入到FPGA 的讀使能信號(hào).

WE 為ARM 輸入到FPGA 的寫(xiě)使能信號(hào).CS 為ARM 輸入到FPGA 的片選信號(hào)，F(xiàn)PGA 沒(méi)有被ARM 選中時(shí)必須輸出高阻態(tài)，以避免總線(xiàn)沖突.

2.2 FPGA 的雙向總線(xiàn)設(shè)計(jì)

在FPGA 的并行總線(xiàn)設(shè)計(jì)中，如果頂層和底層的模塊都要用到雙向的IO 端口，則要遵守設(shè)計(jì)原則;否則不利于VHDL 程序的綜合.雙向IO 端口的設(shè)計(jì)原則是：只有頂層設(shè)計(jì)才能用INOUT類(lèi)型的端口，在底層模塊中應(yīng)把頂層的INOUT 端口轉(zhuǎn)化為獨(dú)立的IN(輸入).OUT(輸出)端口并加上方向控制端口.頂層設(shè)計(jì)的VHDL 代碼如下：

其中，DATA_i.DATA_o 和output_en 均為FPGA 內(nèi)部的信號(hào)，在內(nèi)部的各層次模塊中，通過(guò)這三個(gè)信號(hào)就可以進(jìn)行單向的IO 控制.這樣，頂層設(shè)計(jì)中雙向的DATA 端口轉(zhuǎn)化為了內(nèi)部單向的DATA_i(輸入).DATA_o(輸出)和output_en(輸出使能).在內(nèi)部各模塊中，結(jié)合這三個(gè)信號(hào)以及 ADDR.OE.WE.CS 等信號(hào)，則可方便地實(shí)現(xiàn)ARM 總線(xiàn)接口的功能.實(shí)現(xiàn)的VHDL 關(guān)鍵代碼如下：

3 仿真結(jié)果分析

通過(guò)Quartus II 仿真工具，對(duì)FPGA 并行總線(xiàn)進(jìn)行時(shí)序仿真;仿真結(jié)果如圖3 所示.根據(jù)ARM 并行總線(xiàn)的讀寫(xiě)時(shí)序圖要求，從仿真結(jié)果可以看出FPGA 的總線(xiàn)接口設(shè)計(jì)滿(mǎn)足了設(shè)計(jì)的要求.由于選用的FPGA 器件內(nèi)部帶有邏輯分析儀的功能模塊，通過(guò)Quartus II 軟件中的SignalTap II 邏輯分析工具，對(duì)FPGA的設(shè)計(jì)模塊進(jìn)行在線(xiàn)測(cè)試，發(fā)現(xiàn)總線(xiàn)時(shí)序了滿(mǎn)足ARM 并行總線(xiàn)的要求，且工作穩(wěn)定，從另一個(gè)角度驗(yàn)證了設(shè)計(jì)和仿真結(jié)果的正確性.

4 結(jié)論

由于FPGA 技術(shù)和ARM 技術(shù)應(yīng)用越來(lái)越廣泛，通過(guò)設(shè)計(jì)并行總線(xiàn)接口來(lái)實(shí)現(xiàn)兩者之間的數(shù)據(jù)交換，可以較容易地解決快速傳輸數(shù)據(jù)的需求，因此設(shè)計(jì)滿(mǎn)足系統(tǒng)要求的FPGA 并行總線(xiàn)顯得尤為重要.本文設(shè)計(jì)的FPGA 的ARM 外部并行總線(xiàn)接口，滿(mǎn)足了總線(xiàn)的時(shí)序要求，并在某航空機(jī)載雷達(dá)應(yīng)答機(jī)中進(jìn)行了應(yīng)用，系統(tǒng)運(yùn)行穩(wěn)定，性能良好.以上的設(shè)計(jì)和仿真方法，對(duì)其他類(lèi)似的設(shè)計(jì)也有 一定的參考作用.