28nm高端FPGA如何實(shí)現(xiàn)功耗和性能的平衡？

從工藝選擇到設(shè)計(jì)直至投產(chǎn)，設(shè)計(jì)人員關(guān)注的重點(diǎn)是以盡可能低的功耗獲得最佳性能。Altera在功耗和性能上的不斷創(chuàng)新，那其28nm高端FPGA如何實(shí)現(xiàn)功耗和性能的平衡?具體有何優(yōu)勢(shì)?

從工藝選擇到設(shè)計(jì)直至投產(chǎn)，設(shè)計(jì)人員關(guān)注的重點(diǎn)是以盡可能低的功耗獲得最佳性能。利用Altera在功耗和性能上的不斷創(chuàng)新，設(shè)計(jì)人員能夠?yàn)樗麄兊淖罱K客戶開發(fā)獨(dú)具優(yōu)勢(shì)的高性能系統(tǒng)。特別是與其他高端FPGA相比，Altera的28nm高端FPGA功耗降低了15%，而性能卻提高了1 個(gè)速率等級(jí)，更具有功耗優(yōu)勢(shì)。

Altera認(rèn)識(shí)到，滿足所有需求的方法并不適用于28nm節(jié)點(diǎn)。設(shè)計(jì)人員在其目標(biāo)應(yīng)用中需要合適的器件，因此，Altera為其高端FPGA選擇了臺(tái)積電公司(TSMC)的28nm高性能(28HP)工藝，在低成本和中端系列中采用了28nm低功耗(28LP)工藝。

為其Stratix V FPGA選擇了28HP工藝之后，Altera做出了幾項(xiàng)開發(fā)選擇以降低器件功耗。本文將介紹從工藝選擇到工具以及建模的步驟，保證了在很有競(jìng)爭(zhēng)力的電源布局下支持實(shí)現(xiàn)高性能。設(shè)計(jì)人員擁有合適的器件和工具，就能夠以很低的功耗實(shí)現(xiàn)高性能，對(duì)設(shè)計(jì)進(jìn)行較為精確的早期功耗估算。

功耗和性能考慮

定義28nm高端器件的結(jié)構(gòu)時(shí)，需要作出很多決定(參考表1)，以盡可能低的功耗實(shí)現(xiàn)最佳性能。

表1 功耗和性能考慮

以低功耗實(shí)現(xiàn)高性能的結(jié)構(gòu)

在過去幾年中，低功耗技術(shù)越來(lái)越重要，在結(jié)構(gòu)規(guī)劃階段就開始考慮降低功耗。Altera以前不斷降低功耗的創(chuàng)新是可編程功耗技術(shù)及更多地使用了嵌入式硬核知識(shí)產(chǎn)權(quán)(IP)。在28nm節(jié)點(diǎn)，以低功耗實(shí)現(xiàn)高性能的新方法包括對(duì)于不使用的模塊關(guān)斷SRAM、低電壓(0.85 V)結(jié)構(gòu)以及部分重新配置功能等。

使用合適的工藝

工藝選擇是Altera 28nm器件系列的關(guān)鍵考慮。如前所述，目標(biāo)是幫助設(shè)計(jì)人員針對(duì)特定的目標(biāo)市場(chǎng)和應(yīng)用來(lái)定制功耗。在28nm系列產(chǎn)品上采用兩種不同的半導(dǎo)體工藝，與前一代同類產(chǎn)品相比，Altera的28nm FPGA功耗降低了40%。

圖1顯示了TSMC提供的三種28nm工藝選擇。在這些工藝中，大量晶體管具有較大的靜態(tài)功耗范圍。左側(cè)的晶體管靜態(tài)功耗較低，而右側(cè)的較大。這也體現(xiàn)了靜態(tài)功耗與這些晶體管性能之間的關(guān)系?？傮w上，晶體管性能越好，靜態(tài)功耗也就越高。

圖1 TSMC 28nm工藝選擇

據(jù)TSMC資料，28HP工藝是使用高k金屬門(HKMG)工藝技術(shù)的首選。28HP工藝具有優(yōu)異的速度和性能，主要面向CPU、GPU、FPGA、PC、網(wǎng)絡(luò)和消費(fèi)類電子應(yīng)用。在同樣的漏電/電路門條件下，28HP工藝比40G工藝的速度提高了45%。

Altera選擇TSMC 28HP HKMG工藝，借助與TSMC長(zhǎng)達(dá)20年的合作關(guān)系，優(yōu)化了Stratix V FPGA低功耗工藝。表2詳細(xì)介紹了Altera使用高性能工藝降低功耗的步驟。

表2 28HP工藝技術(shù)降低了功耗，提高了性能

說明：(1)專門提供僅供Altera 使用的工藝。

大部分TSMC客戶必須使用標(biāo)準(zhǔn)工藝，而Altera與TSMC近20年的密切協(xié)作使得兩家公司能夠一起工作開發(fā)實(shí)現(xiàn)Altera的專用功能。對(duì)于28HP工藝，Altera采用可編程功耗技術(shù)，聯(lián)合開發(fā)了定制低漏電晶體管和減小了器件體漏電。這兩項(xiàng)功能與高性能晶體管相結(jié)合，可以調(diào)整每一設(shè)計(jì)模塊，以盡可能低的功耗實(shí)現(xiàn)最合適的性能。

在28nm時(shí)代，Altera繼續(xù)采用以前Altera獲得專利的創(chuàng)新可編程功耗技術(shù)，不需要更多的FPGA設(shè)計(jì)投入，降低了靜態(tài)功耗。 Altera的Quartus II開發(fā)軟件在時(shí)間關(guān)鍵通路上應(yīng)用可選的反向偏壓，調(diào)整邏輯電壓閾值，在需要的地方實(shí)現(xiàn)高性能，同時(shí)降低了所有其他邏輯的靜態(tài)功耗。這種可調(diào)整能力保證了 Stratix V FPGA設(shè)計(jì)人員降低了整個(gè)設(shè)計(jì)的靜態(tài)功耗，同時(shí)實(shí)現(xiàn)了高性能。

以低功耗實(shí)現(xiàn)高性能

FPGA中的每一IP模塊都針對(duì)功耗和性能進(jìn)行了設(shè)計(jì)，目的是以盡可能低的功耗達(dá)到特定的性能目的。目標(biāo)是降低每一工藝代IP模塊的功耗。不論是M20K SRAM模塊、數(shù)字信號(hào)處理器(DSP)模塊、架構(gòu)和布線，還是收發(fā)器，重點(diǎn)都是以盡可能低的功耗實(shí)現(xiàn)合適的性能。

在時(shí)序關(guān)鍵通路上使用高性能晶體管，而對(duì)于不需要高性能的地方，則使用低漏電晶體管。設(shè)計(jì)團(tuán)隊(duì)在所有不需要高性能的地方使用Altera特有低漏電晶體管或者較長(zhǎng)的電路門晶體管。

這種靈活性的一個(gè)例子是配置能力極強(qiáng)的收發(fā)器。不論是運(yùn)行在6.5G、14.1G還是28G，Altera收發(fā)器都具有優(yōu)異的性能和最低的功耗。在28G時(shí)，每通道功耗是200mW。圖2對(duì)比了幾種不同收發(fā)器配置時(shí)的delta功耗。

圖2 收發(fā)器功耗對(duì)比