28nm高端FPGA如何實現(xiàn)功耗和性能的平衡?
數(shù)據(jù)流管理實例
在這個例子中,運行時用戶相關的結溫是100℃,使用了最大工藝指標?;诟偁帉κ职灼性O定的資源使用情況,表5提供了I/O和收發(fā)器數(shù)據(jù),表6提供了輸入到XPE (14.2)和 EPE (12.0 SP2)中的信息。
表5 數(shù)據(jù)流管理器I/O和收發(fā)器信息
表6 數(shù)據(jù)流管理器資源使用情況
圖5對比了獲得的新L器件結果和以前報告的結果,再次表明,與Virtex-7 FPGA相比,Stratix V FPGA降低了功耗,同時提高了性能。
圖5 使用L器件,更新后的數(shù)據(jù)流管理器功耗對比
這個例子顯示了3%的功耗優(yōu)勢,100GbE OTU4轉發(fā)器實例顯示了8%的功耗優(yōu)勢,還有客戶設計表明有15%的功耗優(yōu)勢。Stratix V器件還具有1個速率等級性能優(yōu)勢。
雙 100G轉發(fā)器實例
EPE的精度如何?或者換句話說,上面對比的結果有多可靠?第三個例子對比了測量值和EPE估算值。正如前面所提到的,最終功耗估算的次優(yōu)方法獲得了正確的輸入觸發(fā)率,在無矢量模式中使用了PowerPlay功耗分析器。這一方法是用于開發(fā)以下Altera100G雙轉發(fā)器設計的方法。對于這一設計,按照引腳連接指南中的建議,將VCC、VCCHIP和VCCHSSI連接起來。設計電路板時,使用0.9 V ES器件,在供電通路(12.01 V)上采用0.01 1%電阻連接電壓穩(wěn)壓器。運行時,電路板處理OTN數(shù)據(jù)流幾個小時,達到穩(wěn)定工作溫度后,進行以下測量:
Ÿ 穩(wěn)壓器輸入電壓:12.01 V
Ÿ 穩(wěn)壓器輸出電壓:0.989 V
Ÿ 電阻上的壓降:1.19 A
然后,器件停止工作(所有時鐘都停止),進行另一次測量,獲得同一結溫時設置的器件泄漏電流,作為總電流。測量的電阻壓降是11.9 mV。使用了下面的計算:
穩(wěn)壓器效率基于數(shù)據(jù)圖表,外推為 0.9 V。
0.9V電源上的動態(tài)電流(I cc+ Icchssi + Icchip) = 22.7 – 13.6 = 9.1 A
PCIE引腳由PCB供電,但是并沒有在內核中例化HIP。
從 Quartus II軟件導入CSV文件后,從12.0 SP2 EPE中得到相應的結果是10.1 A的總動態(tài)電流。
最終結果是,使用來自Quartus II軟件的無矢量分析CSV文件,EPE比測量值9.1 A高出1 A(11%)。對于早期功耗估算,這一分析結果非常精確。
結論
在客戶設計中,從器件體系結構定義中關注功耗和性能的均衡,以盡可能低的功耗實現(xiàn)最佳性能和帶寬,與其他28 nm產(chǎn)品相比,降低了功耗。通過Stratix V FPGA以下的功能,設計人員實現(xiàn)的系統(tǒng)具有明顯的優(yōu)勢:
Ÿ Altera定制的TSMC 的28HP工藝
Ÿ 低電壓(0.85 V)體系結構
Ÿ 功能模塊的硬關斷
Ÿ 大量的硬核IP
Ÿ 可編程功耗技術
Ÿ 寬帶高功效收發(fā)器
Ÿ I/O創(chuàng)新實現(xiàn)了高功效存儲器接口
Ÿ Quartus II軟件功耗優(yōu)化
Ÿ 邏輯和RAM時鐘選通
Ÿ 使用方便的部分重新配置功能
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