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          基于FPGA的實(shí)驗(yàn)室可重構(gòu)信號(hào)源的設(shè)計(jì)

          作者: 時(shí)間:2013-05-15 來源:網(wǎng)絡(luò) 收藏

          摘要 介紹了以直接頻率合成技術(shù)DDS為基礎(chǔ)的信號(hào)發(fā)生器基本工作原理及設(shè)計(jì)過程,并以單片機(jī)和為核心實(shí)現(xiàn)了波形、頻率、幅值均可調(diào)節(jié)的信號(hào)發(fā)生器設(shè)計(jì)。經(jīng)測試驗(yàn)證,該信號(hào)發(fā)生器取得了理想的結(jié)果,達(dá)到了設(shè)計(jì)要求。
          關(guān)鍵詞 單片機(jī);;DDS;信號(hào)發(fā)生器

          1 直接數(shù)字頻率合成技術(shù)
          直接數(shù)字頻率合成技術(shù)(DDS)是近年來迅速發(fā)展的一種新型頻率合成方法,它將先進(jìn)的數(shù)字處理理論與方法引入信號(hào)合成領(lǐng)域,通過控制相位變化的速度來直接產(chǎn)生各種不同頻率的信號(hào)。DDS的基本原理如圖1所示,把一個(gè)單位振幅的正弦函數(shù)的相位在2π弧度內(nèi)分成2N個(gè)點(diǎn),求出相應(yīng)各點(diǎn)的正弦函數(shù)值,并用D位二進(jìn)制數(shù)表示,寫入ROM中構(gòu)成一個(gè)所謂的正弦表。在高速穩(wěn)定的參考時(shí)鐘控制下依次讀出每個(gè)相位對(duì)應(yīng)的正弦函數(shù)值,即得到采樣的正弦離散信號(hào),經(jīng)D/A轉(zhuǎn)換得到需要的模擬信號(hào),改變輸入時(shí)鐘頻率即可控制輸出信號(hào)的頻率。

          本文引用地址:http://www.ex-cimer.com/article/189605.htm

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          根據(jù)DDS的原理分析可知,DDS輸出波形頻率為fo=Kfc/2N。最低輸出頻率(K=1)fmin=fc/2N,最高輸出頻率為fmax=fc/4,其中,fc為累加時(shí)鐘頻率;K為頻率控制字;N為累加器位數(shù)。

          2 系統(tǒng)整體方案設(shè)計(jì)
          系統(tǒng)設(shè)計(jì)主要由主控制器模塊、模塊、D/A轉(zhuǎn)換模塊、濾波模塊、調(diào)幅模塊、按鍵輸入模塊、功率放大模塊及液晶顯示模塊構(gòu)成。系統(tǒng)框圖如圖2所示。采用STC89C51單片機(jī)作為系統(tǒng)的主控制器;FPGA模塊實(shí)現(xiàn)波形數(shù)據(jù)的存儲(chǔ)與輸出;D/A轉(zhuǎn)換模塊將波形數(shù)據(jù)轉(zhuǎn)換為模擬量。液晶顯示器用于顯示波形、幅度、頻率等。

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          3 系統(tǒng)主要硬件電路設(shè)計(jì)
          3.1 主控制器電路設(shè)計(jì)
          主控制器采用AT89C51單片機(jī),系統(tǒng)采用總線技術(shù),這樣僅占用了單片機(jī)的少量接口和IO資源就可以組建起整個(gè)系統(tǒng),使得硬件和軟件設(shè)計(jì)更方便,也利于擴(kuò)展,具體電路如圖3所示。

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          3.2 DDS的FPGA實(shí)現(xiàn)電路設(shè)計(jì)
          DDS系統(tǒng)包括相位增量寄存器、相位累加器、地址寄存器、波形存儲(chǔ)器、時(shí)鐘倍頻器及地址發(fā)生部分等模塊,內(nèi)部所有模塊用Verilog語言編寫或調(diào)用QuartusⅡ中的已有l(wèi)pm庫文件。系統(tǒng)頂層設(shè)計(jì)用原理圖的方式進(jìn)行模塊間的連接,具體電路如圖4所示。當(dāng)改變波形存儲(chǔ)器中波形數(shù)據(jù)時(shí),也就改變了輸出波形,可以通過波形選擇按鈕分別輸出正弦波、方波、三角波3種波形。

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