基于FPGA的數(shù)字中頻接收和恢復(fù)系統(tǒng)設(shè)計(jì)

摘要 介紹一種數(shù)字中頻恢復(fù)系統(tǒng)，該系統(tǒng)分為光纖接收單元、FPGA核心單元和QDUC單元。光纖接收單元采用高速串行器／解串器TLK1501，完成高速串行數(shù)據(jù)的串行轉(zhuǎn)換。FPGA核心單元對(duì)數(shù)據(jù)進(jìn)行解碼、檢驗(yàn)、配置TLK1501和AD9957。QDUC單元實(shí)現(xiàn)基帶信號(hào)的上變頻和D／A轉(zhuǎn)換。測(cè)試結(jié)果證明，系統(tǒng)具有實(shí)時(shí)性好、工作穩(wěn)定、抗干擾性強(qiáng)的優(yōu)點(diǎn)。
關(guān)鍵詞 光纖傳輸；FPGA；數(shù)字上變頻器

直接數(shù)字頻率合成(Direct Digital Synthesizer，DDS)作為一種先進(jìn)的信號(hào)產(chǎn)生技術(shù)，與傳統(tǒng)的頻率合成技術(shù)相比，DDS具有分辨率高、轉(zhuǎn)換速度快、功耗低和成本低等優(yōu)點(diǎn)，經(jīng)過40年的發(fā)展，已被廣泛用于數(shù)字信號(hào)處理、軟件無線電等領(lǐng)域。在現(xiàn)在的雷達(dá)系統(tǒng)中，高速高寬帶是現(xiàn)行的趨勢(shì)，傳統(tǒng)的并行傳輸技術(shù)由于存在碼間串?dāng)_、串音干擾和直流偏移等缺點(diǎn)，難以滿足高速高帶寬的傳輸要求。目前國(guó)內(nèi)外有關(guān)雷達(dá)高速寬帶信號(hào)接收和恢復(fù)技術(shù)的研究很廣泛，多采用軟硬件相結(jié)合的設(shè)計(jì)方式，系統(tǒng)靈活，同時(shí)滿足信號(hào)實(shí)時(shí)輸出的要求。
文中討論的基于AD9957的多波形雷達(dá)信號(hào)恢復(fù)實(shí)現(xiàn)方案，融合了光纖通信、現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)和DDS等技術(shù)，具有誤碼率低、抗干擾性強(qiáng)、實(shí)時(shí)性強(qiáng)、數(shù)字化、可編程和多功能等特點(diǎn)。

1 系統(tǒng)設(shè)計(jì)方案
系統(tǒng)的設(shè)計(jì)結(jié)構(gòu)如圖1所示。主要有光纖接收電路、FPGA單元、正交數(shù)字上變頻器(Quadrature Digital Up Conversion，QDUC)及信號(hào)調(diào)理電路組成。光纖傳輸?shù)氖且呀?jīng)被編碼、校驗(yàn)、成幀后的數(shù)據(jù)，其接收電路主要由TLK1501電路完成，負(fù)責(zé)將光電轉(zhuǎn)換后的串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)。FPGA采用Altera公司帶有收發(fā)器的EP1AGX20CF48416N，完成光纖數(shù)據(jù)的解幀、校驗(yàn)和解碼，剝離出有效的數(shù)據(jù)。同時(shí)，光收發(fā)器也可直接與FPGA連接，增強(qiáng)了系統(tǒng)的靈活性。正交數(shù)字上變頻器(QDUC)采用AD9957實(shí)現(xiàn)，完成基帶信號(hào)的數(shù)字上變頻(Digital Up Convei ter，DUC)和數(shù)模轉(zhuǎn)換(Digital Analog Converter，DAC)。信號(hào)調(diào)理電路將模擬信號(hào)濾波提純。

2 TLK1501接口設(shè)計(jì)
TLK1501是德州儀器推出的0．6～1．5 Gbit·s-1高速串行器／解串器，內(nèi)部集成了8b／10b編解碼模塊。TLK1501有兩種工作模式，一是收發(fā)模式，二是只發(fā)模式。在收發(fā)模式下，TLK1501的發(fā)送和接收需要嚴(yán)格的同步，如果接收側(cè)斷開，則發(fā)送端自動(dòng)發(fā)送同步碼，直到接收側(cè)重新同步。在只發(fā)模式下，TLK1501只是單向發(fā)送，接收端輸出為高阻態(tài)。在實(shí)際使用中，本系統(tǒng)用到了TLK1501的第一種工作模式，但只用到了TLK1501的接收數(shù)據(jù)功能。在接收數(shù)據(jù)時(shí)，TLK1501的DINRXP／DINRXN管腳上的高速串行數(shù)據(jù)流經(jīng)過串并轉(zhuǎn)換和10b／8b解碼后恢復(fù)成16 bit并行數(shù)據(jù)，當(dāng)RX_DV為高同時(shí)RX_ER為低時(shí)，在RX_CLK上升沿時(shí)，RXD[15．．0]端口輸出有效數(shù)據(jù)。應(yīng)用中TLK1501的接收時(shí)序如圖2所示。