基于FPGA的數(shù)字中頻接收和恢復(fù)系統(tǒng)設(shè)計(jì)

3．1 串行接口設(shè)計(jì)
AD9957的配置是通過同步串行通訊端口實(shí)現(xiàn)的，可以方便地與多種工業(yè)用微處理器接口連接，并兼容多種同步傳輸格式。本設(shè)計(jì)通過在FPGA內(nèi)部編寫同步串行通訊邏輯實(shí)現(xiàn)對(duì)AD9957的配置。其串行通訊周期分為兩個(gè)階段，第一階段是傳輸指令階段，將指令字寫入AD9957，指令字主要包括要訪問的寄存器地址，以及將進(jìn)行的數(shù)據(jù)傳輸是讀操作還是寫操作。第二階段是數(shù)據(jù)傳輸階段，將數(shù)據(jù)從串行端口控制器向串行端口緩沖區(qū)傳輸數(shù)據(jù)，傳輸?shù)腂yte數(shù)取決與要訪問的寄存器。其時(shí)序控制圖如圖4所示。

3．2 并行接口設(shè)計(jì)
AD9957有一個(gè)18位的并行數(shù)據(jù)輸入端口，在QDUC模式下，FPGA將I／Q數(shù)據(jù)基帶數(shù)據(jù)交替的輸入到AD9957內(nèi)部。基帶數(shù)據(jù)的時(shí)鐘PDCLK由AD9957提供，最高支持250 MHz的并行數(shù)據(jù)時(shí)鐘，同時(shí)也是并行數(shù)據(jù)的采樣時(shí)鐘。系統(tǒng)中PDCLK工作在200 MHz。AD9957在TxENABLE的上升沿準(zhǔn)備接收第一個(gè)I字，在PDCLK的有效沿上，第一個(gè)I字被鎖存至器件，PDCLK的下一有效沿鎖存一個(gè)Q字，依次類推。需要特別注意的是：確保向器件中送入偶數(shù)個(gè)數(shù)據(jù)，因?yàn)槠骷仨毑蹲降揭粋€(gè)I字和一個(gè)Q字，然后才能使接收到的數(shù)據(jù)沿著信號(hào)鏈處理。

值得注意的是，AD9957的并行數(shù)據(jù)傳輸速度較高，容易發(fā)生調(diào)制數(shù)據(jù)時(shí)序問題，會(huì)導(dǎo)致I／Q基帶數(shù)據(jù)相位不平衡等問題，嚴(yán)重時(shí)，會(huì)導(dǎo)致調(diào)制數(shù)據(jù)錯(cuò)誤。因此，在進(jìn)行硬件設(shè)計(jì)時(shí)，需嚴(yán)格按照AD9957的并行數(shù)據(jù)傳輸時(shí)序要求操作，必要時(shí)在FPGA內(nèi)部對(duì)時(shí)序進(jìn)行優(yōu)化，以提高數(shù)字正交調(diào)制器的調(diào)制效果。