用Synplify Premier加快FPGA設(shè)計(jì)時(shí)序收斂
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從 2002 年到 2003 年期間開始，很多的 EDA 供應(yīng)商開始考慮將從 ASIC 中得到的具有物理意識(shí)的綜合技術(shù)應(yīng)用到 FPGA 設(shè)計(jì)中，但是他們并沒有進(jìn)一步將這種思路深入下去，而 Synplicity 公司新的基于圖形的綜合方法是一個(gè)例外，現(xiàn)在沒有供應(yīng)商能提供具有布局意識(shí)的 RTL 綜合工具用于 FPGA 設(shè)計(jì)。問題是，與 ASIC 中的連線 “ 按序構(gòu)建 ” 不同的是， FPGA 具有固定數(shù)量的預(yù)先確定的布線資源，并不是所有的布線都設(shè)置成一樣 ( 某些連線短且快，某些長而快，某些短而慢，某些長而慢 ) 。
對(duì)于實(shí)際的情況而言，基于 ASIC 的具有物理意識(shí)的綜合可以根據(jù)形成設(shè)計(jì)的已布局單元的附近來進(jìn)行布線和時(shí)序估計(jì)。而對(duì)于 FPGA 來說，將兩個(gè)邏輯功能放在相鄰的區(qū)域并不一定能實(shí)現(xiàn)它們之間的快速連接。 - 取決于可用的布線資源，將相連接的邏輯功能布局位置更遠(yuǎn)可能反而能獲得更好的布線和時(shí)序結(jié)果，盡管這有一點(diǎn)違背常理。這就是為什么從 ASIC 設(shè)計(jì)中得來的具有物理意識(shí)的綜合技術(shù)用于 FPGA 架構(gòu)時(shí)并不能得到最佳結(jié)果的原因。同樣，使用這些技術(shù)的設(shè)計(jì)流程需要大量耗時(shí)的前端 ( 綜合 ) 與后端 ( 布局與布線 ) 引擎之間的設(shè)計(jì)反復(fù)，以獲得相關(guān)性和時(shí)序收斂。
與 FPGA 架構(gòu)相關(guān)的一些考量
在詳細(xì)介紹基于圖形的物理綜合概念之前，先了解設(shè)計(jì)任務(wù)的復(fù)雜性很重要。正如前面談到的， FPGA 具有固定的連接資源，所有連線已經(jīng)構(gòu)建好，但并不是所有的路徑都是一樣的 ( 有短的、中等的和長的連線，而每個(gè)連線都可能具有快、中等或者慢的特性 ) 。
圖 2 ：比較傳統(tǒng)和基于圖形的布局。
每個(gè)路徑都可能具有多個(gè) “ 抽頭點(diǎn) ”( 就像高速路的出口道 ) 。這里的問題是，你可能具有一個(gè)能迅速地將一個(gè)信號(hào)從源點(diǎn)函數(shù) ( 高速路的最初的入口道 ) 快速地傳遞到一個(gè)目的函數(shù) ( 高速路的最后出口道 ) 的快速路徑。然而，如果我們對(duì)一個(gè)內(nèi)部抽頭點(diǎn)增加第二個(gè)目的函數(shù)，這可能大大地減慢信號(hào)速度。
而且，當(dāng)今 FPGA 的主流架構(gòu)基于一個(gè)查找表 (LUT) 具有幾個(gè)輸入和單個(gè)輸出的概念。一些 FPGA 架構(gòu)具有通過與查找表相關(guān)的每個(gè)輸入輸出路徑的不同延時(shí)。然而，更重要的事實(shí)是，到 LUT 的每個(gè)輸入可能只能使用一部分的不同連線類型。如果來自一個(gè) LUT 的輸出驅(qū)動(dòng)另外一個(gè) LUT ，它們之間可能同時(shí)存在慢速和快速的路徑，這取決于我們?cè)诮邮?LUT 上所使用的特定輸入 。
總的情形被 FPGA 架構(gòu)的分層特性進(jìn)一步復(fù)雜化。例如，一個(gè)小的邏輯模塊可能有幾個(gè) LUT ；在一個(gè)較大的邏輯模塊中有幾個(gè)這樣的小模塊；在整個(gè)的 FPGA 中具有大量的這種大邏輯模塊。在這些大邏輯模塊中的某個(gè)邏輯塊中，一個(gè) LUT 的輸出與另外一個(gè) LUT 的輸入直接相連接的概率很??；為了實(shí)現(xiàn)額外的連接，可能必須繞道邏輯模塊的外部，然后再繞回到模塊內(nèi)部來實(shí)現(xiàn)。這一點(diǎn)再次地說明所處理問題的復(fù)雜性：如果你知道將它們放置在什么地方以及使用哪個(gè)引腳，將兩個(gè)對(duì)象 / 實(shí)例放在不同的邏輯模塊將獲得比放在采用非最佳互連資源的同一模塊中會(huì)得到更短的延時(shí)。
另外，任何被提出的綜合方案必須解決圍繞固定的硬宏資源，例如 RAM 、乘法器等相關(guān)的連線延時(shí)。同樣的，方案必須解決增加的布線擁塞，這種擁塞常出現(xiàn)在靠近這些硬宏的地方。所有這些硬宏都屬于特定器件具有的，因此任何被提出的方案必須能用于每個(gè) FPGA 系列的每個(gè)器件。
基于圖形的獨(dú)特物理綜合方案
能真正處理 FPGA 架構(gòu)相關(guān)復(fù)雜性的具有物理意識(shí)的綜合解決方案將以完全不同的觀點(diǎn)來處理上述問題。這種方法將對(duì) FPGA 中所有連線的特點(diǎn)進(jìn)行描述，包括入口點(diǎn)、端點(diǎn)和內(nèi)部出口點(diǎn)，然后對(duì)所有這些連線構(gòu)建一個(gè) “ 地圖 ” 。對(duì)于軟件行業(yè)來說，這種地圖被稱為圖形 (Graph) ；這就是為什么這種方法稱為 “ 基于圖形的物理綜合 ” 的原因。
除了連線本身，這個(gè)圖形還包括這些細(xì)節(jié)：哪個(gè) LUT 引腳連接到哪類的連線；通過每個(gè) LUT 的輸入到輸出的延時(shí)差異；以及器件中的任何硬宏的大小和位置。打個(gè)比方，這類似于通過查地圖來顯示你將驅(qū)車經(jīng)過的街道、高速路以及像停車場 ( 硬宏 ) 這樣的地方。當(dāng)希望穿行于城市中的兩個(gè)地方時(shí)，你將使用地圖來選擇最快的路徑，這個(gè)路徑通常并不是最短的點(diǎn)到點(diǎn)路徑。
類似地，基于圖形的物理綜合引擎不是尋找最近的路徑，而是使用一種以互連為中心的方法專注于速度。從最關(guān)鍵的路徑開始處理，然后逐步到次關(guān)鍵路徑 ( 這樣確保最關(guān)健的路徑獲得最快的路線 ) ，基于圖形的物理綜合引擎將選擇連線和它們相關(guān)的入口點(diǎn)和出口點(diǎn)；從這些連線得到電路布局；從這些連線和布局得到準(zhǔn)確的延時(shí)；最后按照要求進(jìn)行優(yōu)化和設(shè)計(jì)反復(fù)。
關(guān)鍵點(diǎn)是，所有的優(yōu)化和反復(fù)在流程的前端部分 ( 綜合 ) 執(zhí)行?；趫D形的物理綜合的輸出是一種完整布局的網(wǎng)表 ( 包括將與每個(gè)連線相關(guān)聯(lián)的特定 LUT 引腳 ) ，這種網(wǎng)表可以交給 FPGA 的后端布局布線引擎。
最終得到一種一次通過的、按鍵操作的綜合步驟，下游布局布線引擎不需要 ( 或者需要很少的 ) 設(shè)計(jì)反復(fù)。而且，根據(jù)對(duì)超過 200 個(gè)實(shí)際的設(shè)計(jì)進(jìn)行分析顯示，就系統(tǒng)的總體時(shí)鐘速度而言，基于圖形的物理綜合可以獲得 5% 到 20% 的性能提升。
本文小結(jié)
以 ASIC 為中心的具有物理意識(shí)的綜合中，連線從布局選擇中衍生出來，與此不同的是，在 FPGA 設(shè)計(jì)中使用基于圖形的物理綜合時(shí)，布局源自于連接線選擇。
對(duì)于時(shí)序收斂問題，基于已有的 ( 源于 ASIC) 物理綜合引擎可能需要在流程的前端 ( 綜合 ) 與后端 ( 布局布線 ) 之間進(jìn)行很多次耗時(shí)的設(shè)計(jì)反復(fù)。在所有這些反復(fù)之后，它們可能依然不能收斂。相比較而言，對(duì)于 200 多個(gè)采用基于圖形的物理綜合的設(shè)計(jì)進(jìn)行分析之后顯示， 90% 的設(shè)計(jì)處于最后實(shí)際時(shí)序的 10% 之內(nèi)， 80% 的設(shè)計(jì)在實(shí)際時(shí)序值的 5% 以內(nèi)，而采用邏輯綜合的設(shè)計(jì)只有 30% 在實(shí)際時(shí)序值的 5% 以內(nèi)，很多設(shè)計(jì)的誤差很容易地達(dá)到 30% ，甚至更高 ) 。而且，基于圖形的物理綜合能提高 5% 到 20% 的總體時(shí)鐘速度性能。
此外，基于圖形的物理綜合的已布局網(wǎng)表的質(zhì)量大大地提高，這意味著時(shí)序驅(qū)動(dòng)的布線工具的工作量很少，優(yōu)化了執(zhí)行，這樣運(yùn)行將非?？?。
Synplicity 公司的突破是基于以布線為中心方法的概念，以及以圖形來表示所有的東西，然后處理該圖形。在經(jīng)歷了大量的研究和開發(fā)之后， Synplicity 的綜合專家已經(jīng)創(chuàng)建了一種真正基于圖形的物理綜合解決方案。第一個(gè)具有基于圖表物理綜合特性的產(chǎn)品是 Synplify Premier ，這是一種先進(jìn)的 FPGA 物理綜合工具，專門針對(duì)那些設(shè)計(jì)復(fù)雜、要求采用真正的物理綜合解決方案的高端 FPGA 設(shè)計(jì)。 Synplify Premier 工具還包括高級(jí)的功能，例如 RTL 原級(jí)調(diào)試以及支持 ASIC 原型設(shè)計(jì)工具 Synopsys DesignWare 。本文引用地址：http://www.ex-cimer.com/article/190173.htm
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