基于FPGA的全新數字化PCM中頻解調器設計

當輸入連續(xù)超前(滯后)脈沖多于N個后，數字序列濾波器輸出一超前(滯后)脈沖，使觸發(fā)器GI(C2)輸出高電平，打開與門1(與門2)，輸入的超前滯后脈沖就通過與門加至相位調整電路，如果鑒相器還連續(xù)的輸出超前(滯后)脈沖，那么此時觸發(fā)器的輸出已使與門打開，這些脈沖就可以連續(xù)的送至相位調整電路，而不需要再等待N個。對隨機干擾來說，輸出的使零星的超前(滯后)脈沖，這會使觸發(fā)器置“0”，這時電路的作用和數字序列濾波器相同，仍具有良好的抗干擾性能。N次分頻器是一個簡單的除N計數器。N次分頻器對脈沖加減電路的輸出脈沖再進行N分頻，得到整個數字鎖相環(huán)路輸出的位同步時鐘信號fclk。同時，因為fclk=CLK／2N，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率。
2. 6 幀同步設計
輸入數據流經過串／并轉換后，與本地幀同步碼進行同或運算，產生32位相關結果再與屏蔽位相與，屏蔽掉無關位后進入全加網絡，經全加運算，以6位二進制碼輸出，然后與門限值進行比較。大于門限值表示接收到幀同步碼。三態(tài)邏輯電路保證幀同步器在3個固定模式(搜索、校核、鎮(zhèn)定)上工作。在搜索態(tài)，不使用窗口，符合相關器輸出即認為是幀同步碼。一旦接收到幀同步碼，由搜索態(tài)轉入校核態(tài)。位／字計數器、字／幀計數器復位，二者開始計數，這個過程一直持續(xù)到字／幀計數器達到預定的字／幀數。這時字／幀計數器輸出一特定信號至窗口產生器，以預期檢測位為中心產生窗口脈沖。利用幀同步碼的周期性，下一個檢測位應落在窗口脈沖寬度內，三態(tài)邏輯產生第二個幀標志脈沖。若在窗口范圍內，沒有幀碼，在統計意義上多半是虛警，三態(tài)邏輯從校核重新返回到搜索態(tài)。在校核態(tài)，只有連續(xù)通過預定的校核幀數，幀同步器才進入鎖定態(tài)。在鎖定態(tài)，即使在幀同步碼發(fā)生漏檢或數據錯誤的情況下，幀標志脈沖也由本地產生。從而避免了由于幀同步碼的漏檢而造成的數據丟失。連續(xù)漏檢超過預定的保護幀數，幀同步即返回搜索態(tài)，否則將重新計數，一直保持在鎖定態(tài)。

3 測試結果和分析
在實驗室內使用一個性能指標較高的下變頻器和該設備配合進行了測試，測試結果見表1。從測試結果來看該設備能夠在1～3Mbps的位速率范圍內完成數據的可靠解調，誤碼率在允許范圍之內。

在后續(xù)長時間拷機測試過程中，該解調器工作性能穩(wěn)定。在使用信號源對該解調器測試時，輸入信號強度在0～30dBm內范圍變化，輸入調制信號頻率在100 kbps～5Mbps范圍內變化時，該解調器也能夠很好地工作，說明了全新數字化中頻解調器的設計是穩(wěn)定可靠的，可以進行下一步工程化研制。而該設計的集成度高、體積尺寸小，便于小型化設計應用等優(yōu)點體現了該設計的優(yōu)越性，將來必定會得到越來越廣泛的應用。

4 結束語
目前應用范圍較廣的解調器解調位速率比本設計要高，在10Mbps以上，因此本設計的下一步的改進方向是將解調能力進行擴展，這主要取決于所選擇的FPGA內部鎖相環(huán)的時鐘和FPGA的容量及數據處理速度。
文中方法只是對從中頻直接進行采樣、鑒頻、進行位幀同步的驗證，實踐證明該方法設計有效，測試結果接近理想值，下一步目標是完成工程化研制，投入實踐應用。