利用C語言對(duì)FPGA計(jì)算解決方案進(jìn)行編程方法介紹

硬件設(shè)計(jì)者已經(jīng)開始在高性能DSP的設(shè)計(jì)中采用FPGA技術(shù)，因?yàn)樗梢蕴峁┍然赑C或者單片機(jī)的解決方法快上10-100倍的運(yùn)算量。以前，對(duì)硬件設(shè)計(jì)不熟悉的軟件開發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢(shì)，而如今基于C語言的方法可以讓軟件開發(fā)者毫不費(fèi)力的將FPGA的優(yōu)勢(shì)發(fā)揮得淋漓盡致。這些基于C語言的開發(fā)工具可以比基于HDL語言的硬件設(shè)計(jì)更節(jié)省設(shè)計(jì)時(shí)間，同時(shí)不需要太多的硬件知識(shí)。 由于具有這些優(yōu)勢(shì)，F(xiàn)PGA技術(shù)不僅可使這些器件作為I/O器件的前端，F(xiàn)PGA還可實(shí)現(xiàn)大量的高帶寬和運(yùn)算密集型應(yīng)用的實(shí)時(shí)處理。此外，F(xiàn)PGA還可很緊密地與板上存儲(chǔ)器結(jié)合，并在一塊電路板上集成多個(gè)器件。更好的是，F(xiàn)PGA電路板可通過新興的串口通訊標(biāo)準(zhǔn)進(jìn)行通訊，如Rapid I/O或者PCIX。這些最新技術(shù)可讓基于FPGA的系統(tǒng)比現(xiàn)有的多CPU和DSP系統(tǒng)的性價(jià)比高出一個(gè)數(shù)量級(jí)。因此，在用CPU和DSP解決高帶寬和算法密集問題的場(chǎng)合中，例如醫(yī)療成像、工業(yè)應(yīng)用以及軍用聲納和雷達(dá)等，經(jīng)常使用FPGA。設(shè)計(jì)者利用這些新型的基于C語言的開發(fā)工具來開發(fā)DSP(在一塊PCI板上安裝單塊或多塊FPGA處理器)，就可以實(shí)現(xiàn)前面提到的改進(jìn)性能以及更短的面世時(shí)間。這篇文章向設(shè)計(jì)者展示了如何利用C語言工具在基于FPGA的系統(tǒng)中實(shí)現(xiàn)信號(hào)處理，并一步一步向開發(fā)者說明在多FPGA系統(tǒng)中實(shí)現(xiàn)算法密集型信號(hào)處理程序的過程。利用C語言對(duì)FPGA計(jì)算解決方案進(jìn)行編程，能將把程序的執(zhí)行時(shí)間從12分鐘減少到僅為2秒。

1 通過C語言與硬件進(jìn)行接口

假設(shè)您在設(shè)計(jì)一個(gè)算法密集的信號(hào)處理程序，例如分析上千公里長公路的裂縫。這種應(yīng)用需要用到正/逆向霍夫變換的算法，該算法還可對(duì)航拍圖片中的河流和街道以及半導(dǎo)體表面的瑕疵進(jìn)行定位。如果你正使用基于奔騰4和Windows XP的PC、帶有多個(gè)FPGA的PCI板(例如Tsunami板)、C語言開發(fā)環(huán)境和Handel-C(Celoxica開發(fā)環(huán)境)來進(jìn)行設(shè)計(jì)，并假設(shè)你對(duì)HDL硬件語言所知甚少，卻熟悉基于FPGA設(shè)計(jì)的一些基礎(chǔ)知識(shí)。設(shè)計(jì)過程要從C語言代碼的編寫開始，然后將代碼轉(zhuǎn)化成Handel-C，并在PC上進(jìn)行仿真，最終在多FPGA處理器上運(yùn)行測(cè)試。

一開始，先要決定C語言代碼對(duì)哪些算法進(jìn)行加速。一個(gè)好的剖析工具，例如Intel的VTune Performance Analyzer，可以幫你發(fā)現(xiàn)消耗過多時(shí)鐘周期的代碼段。在上述的信號(hào)處理應(yīng)用中，完全由CPU完成算法要花費(fèi)12分鐘的時(shí)間，經(jīng)過剖析發(fā)現(xiàn)時(shí)間幾乎是消耗在各種嵌套的循環(huán)中，這清楚地顯示了哪些代碼是由FPGA加速器加速的。經(jīng)過加速過的代碼需要經(jīng)過PC上的PCI總線輸入和輸出。由此可知I/O數(shù)據(jù)的速度在PCI總線的速度范圍之內(nèi)??從70到200Mbps。接下來的挑戰(zhàn)是創(chuàng)建FPGA設(shè)計(jì)以加速代碼的功能。由于FPGA可以同時(shí)執(zhí)行上千條指令，訪問上百個(gè)內(nèi)存塊，所以“管道”和“并行處理”技術(shù)都可被用來加速功能。利用管道技術(shù)，指令路徑是有順序的，即當(dāng)一些算法正在一部分?jǐn)?shù)據(jù)“管道”中被執(zhí)行時(shí)，另一些算法將在同一“管道”的后面部分被執(zhí)行，這個(gè)過程與自動(dòng)生產(chǎn)線很相似。具有長時(shí)鐘的程序可以通過并行處理來顯著降低運(yùn)行時(shí)間(圖2)。