利用C語言對FPGA計算解決方案進行編程方法介紹

最后，你還必須分析各個算法，將其按步分解成由數(shù)學(xué)運算(加、減、乘、除、積分)、延遲、保存到內(nèi)存和查表等操作。無論多復(fù)雜的算法都可以分解成這些最基本的操作，而且這些操作在相互無關(guān)聯(lián)的情況下可以并行處理。我們的示例應(yīng)用可以這樣被加速：9個處理周期被充分地進行管道處理，在初始延遲后的每個時鐘都輸出一個結(jié)果，然后這些周期被嵌入到X、Y和Θ的三維循環(huán)中，因此總的周期數(shù)為9+(9*X*Y*Θ)，即在每個處理塊中只包括9個這樣的周期：延遲+(9個周期*64個像素*64個像素*64位深度)。

盡管FPGA中可以實現(xiàn)浮點運算單元，但它們能迅速消耗FPGA的資源，所以如果可以，最好謹慎使用。主要依靠浮點運算的算法最好轉(zhuǎn)換成定點運算，這樣你既可利用用“模塊浮點”方法，又可通過定點的方法設(shè)計整個系統(tǒng)。然后，通過對比實際輸出與原始的全浮點運算的軟件實現(xiàn)來確定轉(zhuǎn)換精度。在霍爾算法的例子中，14b+7b的定點分辨率與全浮點的結(jié)果完全相同。

2 確定資源

在接下來的設(shè)計中，需要對每個處理部分的時鐘周期計數(shù)。通常，每個時鐘周期可以完成二到三個運算，然后確定所需的FPGA資源以適應(yīng)代碼。可以在多個FPGA中分段運行代碼來獲得更高的計算能力。這些解決方案的拓展非常容易，只要使用所需的多個FPGA(最多5個)，系統(tǒng)將自動檢測它們。在該例子中，設(shè)計是基于處理塊的。這些塊按順序被發(fā)送給每個FPGA，或者從每個FPGA收集起來(其邏輯是代碼的一部分)。一個FPGA的加速比例可以達到37:1，而10個FPGA(每兩個電路板上有5個)可以達到370:1。對設(shè)計進行編碼相對簡單，因為設(shè)計主要由C語言完成，除了一些需要特殊Handel-C指令的新功能。這些新指令包括：增強位操作、并行處理、宏操作和公式、任意寬度的變量、FPGA存儲器接口、RAM和ROM類型、信號(代表硬件中的信號線)以及通道(在代碼并行分支或時鐘域之間通信)。工具條中的“代碼轉(zhuǎn)換”可以完成C和Handel-C的樣本轉(zhuǎn)換。