基于CPLD的簡易數(shù)字頻率計的設(shè)計
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2．2．3 鎖存電路模塊
鎖存電路模塊可使顯示電路的工作穩(wěn)定而可靠，避免計數(shù)電路模塊清零時引起顯示閃爍的現(xiàn)象。鎖存電路模塊是由多個鎖存器組成。每個鎖存器都是用來鎖存與其單獨(dú)相連的計數(shù)器的輸出數(shù)據(jù)。由于每個鎖存器鎖存的都是4位二進(jìn)制代碼表示的十進(jìn)制數(shù)，其功能完全相同，因此只需要設(shè)計制作一個鎖存器就可連接組合成一個鎖存電路模塊。為實現(xiàn)其功能，鎖存器需設(shè)置一個使鎖存器工作的使能端LOAD，四個數(shù)據(jù)輸入端即DIN[0]，DIN[1]，DIN[2]和DIN[3]，并由它們輸入計數(shù)器的計數(shù)值，還需設(shè)置四個鎖存數(shù)據(jù)的輸出端：即DOUT[0]，DOUT[1]，DOUT[2]和DOUT[3]。鎖存電路模塊中單個鎖存器的符號及端口功能如圖5所示。本文引用地址：http://www.ex-cimer.com/article/190886.htm
2．2．4 譯碼電路模塊
譯碼電路模塊可對表示十進(jìn)制數(shù)的4位二進(jìn)制代碼進(jìn)行編碼，此模塊可直接連接數(shù)碼管驅(qū)動器，從而驅(qū)動數(shù)碼管顯示出相應(yīng)的阿拉伯?dāng)?shù)字等字符。與鎖存器電路模塊設(shè)計一樣，它也只需要先設(shè)計一個單個的譯碼器，然后通過連接組合就可構(gòu)成譯碼電路模塊，從而實現(xiàn)譯碼功能。為實現(xiàn)其功能，單個譯碼器需要設(shè)置4個數(shù)據(jù)輸入端：即d[0]，d[1]，d[2]和d[3]，并由這些端口輸入鎖存電路模塊輸出的4位二進(jìn)制數(shù)據(jù)，需要設(shè)置7個輸出端：即q[0]，q[1]，q[2]，q[3]，q[4]，q[5]和q[6]，它們分別連接7段數(shù)碼管的7個顯示輸入端。譯碼電路模塊中單個譯碼器符號及端口功能如圖6所示。
3 軟件設(shè)計
根據(jù)前面的分析，采用VHDL語言設(shè)計一個簡易的數(shù)字頻率計，運(yùn)用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進(jìn)行設(shè)計。在頂層對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。即控制、計數(shù)、鎖存、譯碼四個實現(xiàn)數(shù)字頻率計的核心模塊，然后根據(jù)圖2可以將上述四個模塊VHDL源程序作為底層元件，使用QuartusⅡ開發(fā)工具，用該工具軟件所支持的語言——硬件描述語言VHDL，以文本的方式進(jìn)行編程輸入。在編程時分別對控制、計數(shù)、鎖存、譯碼等電路模塊進(jìn)行VHDL文本描述，使每個電路模塊以及器件都以文本的形式出現(xiàn)，然后通過編譯、波形分析、仿真、調(diào)試來完善每個器件的功能。單個器件制作完成后，然后將它們生成庫文件，并產(chǎn)生相應(yīng)的符號，最后用語言將各個己生成庫文件的器件的各個端口連接在一起，從而形成了頻率計主電路的軟件結(jié)構(gòu)。在連接器件時，采用圖形輸入方式，即在圖形輸入界面中調(diào)出先制作好的庫文件器件符號，再將每個器件符號的各端口直接連線，從而構(gòu)成頻率計主電路圖。頻率計主電路圖如圖7所示。仿真波形如圖8所示。
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