基于CPLD的簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)

在GW48系列SoPC／EDA實(shí)驗(yàn)箱上下載、調(diào)試后，被測(cè)信號(hào)為fin為十進(jìn)制，實(shí)驗(yàn)箱上的顯示值為Dsp(H)。Dsp(H)為十六進(jìn)制，Dsp(D)為十進(jìn)制，Clk=1 Hz，通過(guò)從實(shí)驗(yàn)箱上給出的頻率值來(lái)驗(yàn)證，從表1可以看到顯示結(jié)果。

從表1可以看出所顯示的結(jié)果與被測(cè)信號(hào)的頻率一致。從信號(hào)發(fā)生器中輸入測(cè)頻范圍內(nèi)的任意頻率也可驗(yàn)證。
還可以改變控制信號(hào)即Clk的大小從而改變測(cè)量范圍，當(dāng)Clk=64 Hz時(shí)，理論值為：

把實(shí)驗(yàn)箱上給出的頻率值做被測(cè)頻率，從表2可以看到顯示結(jié)果。
從表2可以看出所顯示的結(jié)果轉(zhuǎn)換后與被測(cè)信號(hào)的頻率一致。

4 結(jié)語(yǔ)
采用此種方法設(shè)計(jì)的簡(jiǎn)易數(shù)字頻率計(jì)簡(jiǎn)單、直觀，測(cè)頻范圍隨時(shí)可根據(jù)用戶(hù)需要進(jìn)行調(diào)整，占用的CPLD芯片資源較少，不失為一個(gè)很好的數(shù)字頻率計(jì)設(shè)計(jì)解決方案。由此可見(jiàn)，采用這種技術(shù)設(shè)計(jì)的數(shù)字電子系統(tǒng)，大大減少了電路板的尺寸，同時(shí)增加了系統(tǒng)可靠性和設(shè)計(jì)靈活性。