基于FPGA的擴(kuò)頻測(cè)距快速捕獲仿真研究
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2 主要模塊仿真結(jié)果
2．1 PH碼產(chǎn)生模塊
本設(shè)計(jì)選取的PN碼為63位，本征多項(xiàng)式為x6+x+1。該P(yáng)N碼產(chǎn)生器由VHDL語(yǔ)言編寫(xiě)，其仿真結(jié)果如圖2所示。本文引用地址：http://www.ex-cimer.com/article/191337.htm
2．2 FFT轉(zhuǎn)換模塊
該模塊是本設(shè)計(jì)的核心模塊，由輸入緩沖器、FFT運(yùn)算器、控制器構(gòu)成，完成對(duì)數(shù)據(jù)的FFT變換。將PN碼發(fā)生器產(chǎn)生的數(shù)據(jù)存入輸入緩沖器中，在控制器的控制下，F(xiàn)FT運(yùn)算模塊從輸入緩沖器中讀取出數(shù)據(jù)值進(jìn)行FFT變換，然后得出輸出數(shù)據(jù)。圖3所示為FFT模塊的輸入輸出關(guān)系。fft_imag_out，fft_real_out分別為輸出數(shù)據(jù)的實(shí)部、虛部和修正因子，m_soutoe_sop為輸出數(shù)據(jù)的起始位。
2．3 計(jì)算模塊
設(shè)兩路信號(hào)進(jìn)行FFT后的數(shù)據(jù)為
可見(jiàn)對(duì)進(jìn)行FFT變換后需要進(jìn)行的運(yùn)算處理其實(shí)質(zhì)是一個(gè)乘加，一個(gè)乘減和一個(gè)加法運(yùn)算，其中乘加運(yùn)算仿真結(jié)果如圖4、圖5所示。
評(píng)論