基于FPGA的擴(kuò)頻測(cè)距快速捕獲仿真研究
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時(shí)間：2011-03-02
來(lái)源：網(wǎng)絡(luò)
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2．4 判斷模塊
判斷模塊的主要功能是對(duì)IFFT后的序列的最大值進(jìn)行判斷，得出其最大值所在的序列號(hào)減1就為其碼片差τ。clk為時(shí)鐘信號(hào)，rest為開(kāi)始信號(hào)，data_in為輸入數(shù)據(jù)，data_out為輸入數(shù)據(jù)data_in中最大值所在的序列號(hào)減1。圖6為判斷模塊仿真結(jié)果。本文引用地址：http://www.ex-cimer.com/article/191337.htm
2．5 系統(tǒng)總設(shè)計(jì)圖及仿真結(jié)果
本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，利用VHDL語(yǔ)言描述出擴(kuò)頻測(cè)距快速捕獲的各個(gè)功能模塊。圖7所示為總體仿真結(jié)果，圖中fft_imag_ outf，fft_real_outf為ifft后的數(shù)據(jù)，data_out為輸出數(shù)據(jù)，由此可見(jiàn)，仿真結(jié)果與設(shè)定的τ=3一樣，驗(yàn)證了本設(shè)計(jì)的可行性。
3 結(jié)束語(yǔ)
采用FFT代替自相關(guān)函數(shù)計(jì)算擴(kuò)頻系統(tǒng)中的碼片偏移可節(jié)省硬件計(jì)算時(shí)間。經(jīng)過(guò)硬件的優(yōu)化設(shè)計(jì)與仿真，在Altera Straix II系列FPGA上，時(shí)鐘頻率達(dá)到109．1 MHz，捕獲時(shí)間和計(jì)算時(shí)間大約在2μs，捕獲時(shí)間提高。此外，由于擴(kuò)頻技術(shù)可以極大地抑制突發(fā)干擾和脈沖干擾，所以擴(kuò)頻測(cè)距比起傳統(tǒng)的測(cè)距方法，如激光測(cè)距，超聲測(cè)距等方法能適用于更惡劣的環(huán)境，如衛(wèi)星測(cè)控，而由于使用快速捕獲技術(shù)，可進(jìn)一步提高實(shí)時(shí)性，在對(duì)測(cè)距實(shí)時(shí)性要求更高的引信技術(shù)中也可以采用。
評(píng)論