大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略

利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。

FPGA設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間P來(lái)決定，如果P大于時(shí)鐘周期T，則當(dāng)信號(hào)在一個(gè)觸發(fā)器上改變后，在下一個(gè)邏輯級(jí)上將不會(huì)改變，直到兩個(gè)時(shí)鐘周期以后才改變，如圖1所示。

傳輸時(shí)間為信號(hào)在第一個(gè)觸發(fā)器輸出處所需的保持時(shí)間加上兩級(jí)之間的任何組合邏輯的延遲，再加兩級(jí)之間的布線延遲以及信號(hào)進(jìn)入第二級(jí)觸發(fā)器的設(shè)置時(shí)間。無(wú)論時(shí)鐘速率為多少，每一個(gè)FPGA設(shè)計(jì)所用的時(shí)鐘必須具有低抖動(dòng)特性。抖動(dòng)S是觸發(fā)器的一個(gè)時(shí)鐘輸入到另一個(gè)觸發(fā)器的時(shí)鐘輸入之間的最大延遲。為使電路正常工作，抖動(dòng)必須小于兩個(gè)觸發(fā)器之間的傳輸時(shí)間。

圖2顯示了如果抖動(dòng)大于傳輸時(shí)間(S＞P)將出現(xiàn)的情況，該電路用時(shí)鐘的兩個(gè)上升沿來(lái)延遲信號(hào)1。然而，信號(hào)1上的一個(gè)改變會(huì)在相同的時(shí)鐘周期上傳輸?shù)降男盘?hào)3上，從而引起信號(hào)2的改變。因?yàn)镾＞P，電路將不能不正常。

須注意的是，時(shí)鐘速率與傳輸延時(shí)并沒(méi)有什么關(guān)系，甚至普通的100bps時(shí)鐘也會(huì)出現(xiàn)抖動(dòng)問(wèn)題。這意味著雖然FPGA供應(yīng)商宣稱他們的芯片具有較短的傳輸時(shí)間和很高的時(shí)鐘速率，但抖動(dòng)問(wèn)題可能會(huì)嚴(yán)重，甚至那些沒(méi)有運(yùn)行在最高速率上的設(shè)計(jì)也是如此。

好在FPGA供應(yīng)商已經(jīng)認(rèn)識(shí)到時(shí)鐘抖動(dòng)的影響，并在他們的芯片中提供低抖動(dòng)的布線資源。這些特殊的布線能夠在芯片中一個(gè)給定范圍內(nèi)的任何兩個(gè)觸發(fā)器之間提供一個(gè)確定的最大抖動(dòng)。部分產(chǎn)品的低抖動(dòng)資源覆蓋了整個(gè)芯片，而其它的則可能只覆蓋了FPGA邏輯塊中的一個(gè)特定的行或列。對(duì)于一個(gè)需要很多不同時(shí)鐘源的設(shè)計(jì)，這些低抖動(dòng)FPGA是比較理想的選擇。

多時(shí)鐘設(shè)計(jì)的最嚴(yán)重問(wèn)題之一是用異步時(shí)鐘將兩級(jí)邏輯結(jié)合在一起。由于異步時(shí)鐘會(huì)產(chǎn)生亞穩(wěn)態(tài)，從而嚴(yán)重降低設(shè)計(jì)性能，或完全破壞設(shè)計(jì)所能實(shí)現(xiàn)的功能。在觸發(fā)器的時(shí)序要求產(chǎn)生沖突時(shí)(設(shè)置時(shí)間和保持時(shí)間)將產(chǎn)生亞穩(wěn)態(tài)，觸發(fā)器的最終輸出是未知的，并使整個(gè)設(shè)計(jì)處于不確定狀態(tài)。如果有一級(jí)邏輯要將數(shù)據(jù)異步地發(fā)送到另一級(jí)，圖3所示的情形將不能滿足觸發(fā)器的設(shè)置和保持時(shí)間要求。確切地說(shuō)，如果設(shè)計(jì)中含有異步邏輯將有可能會(huì)產(chǎn)生亞穩(wěn)態(tài)。在處置異步資源時(shí)必需非常小心，因?yàn)檫@可能產(chǎn)生一些很嚴(yán)重的問(wèn)題。

多時(shí)鐘設(shè)計(jì)

本文以電信應(yīng)用中的E3多路復(fù)用/解復(fù)用設(shè)計(jì)為例。如圖4所示，多路復(fù)用器接收來(lái)自一組獨(dú)立線路接口芯片的16個(gè)獨(dú)立E1信道，每一個(gè)信道都工作于2.048MHz；經(jīng)復(fù)用后，這些E1流組合成4個(gè)E2流，分別工作在8.0448MHz；4個(gè)E2流最后組合成一個(gè)E3流，以34.368Mbps的速率串行發(fā)送出去。在接收端執(zhí)行相反的操作：解復(fù)用器從E3流提取4個(gè)E2數(shù)據(jù)流，然后從E2流提取16個(gè)E1流，最終將E1流發(fā)送到接收端的線路接口芯片。

這些E1線路接口在發(fā)送和接收時(shí)都獨(dú)立工作，因此2.048MHz的時(shí)鐘速率可以有+/- 20ppm的偏差。同樣，因?yàn)榇蠖鄶?shù)系統(tǒng)同時(shí)發(fā)送和接收數(shù)據(jù)，分立的多路復(fù)用器和多路解復(fù)用器將提供2個(gè)獨(dú)立的E3流(發(fā)送和接收)。因此，兩個(gè)34.368MHz的時(shí)鐘可以存在細(xì)微的差異。

由于E2流是在芯片上產(chǎn)生的，這些E2多路復(fù)用器可以共享同一個(gè)8.448MHz時(shí)鐘。然而，由于接收的數(shù)據(jù)速率與我們所設(shè)計(jì)的板無(wú)關(guān)(且不能假定所有E2多路復(fù)用器使用相同時(shí)鐘)，所以E2解復(fù)用器時(shí)鐘必須能工作在略為不同的速率下。

此外，假定設(shè)計(jì)中需要一個(gè)由工作頻率為1MHz的處理器控制的獨(dú)立SPI(串行外圍接口)總線接口，該接口用于狀態(tài)和控制。這樣一來(lái)，設(shè)計(jì)中總共用了32個(gè)2.048MHz時(shí)鐘，5個(gè)8.448MHz時(shí)鐘，2個(gè)34.368MHz時(shí)鐘和一個(gè)1MHz時(shí)鐘，總共多達(dá)40個(gè)時(shí)鐘。

本設(shè)計(jì)中最快時(shí)鐘是34.368MHz E3時(shí)鐘。FPGA的最大時(shí)鐘速率的確定很重要，因?yàn)樵O(shè)計(jì)的差異將影響到該最大值。然而，在芯片商的資料手冊(cè)中常常可以看到“全局時(shí)鐘設(shè)置及保持時(shí)間”和“至CLB輸出的時(shí)鐘”兩個(gè)參數(shù)，將這兩個(gè)參數(shù)的最大值相加，再增加25%就能可以得到最小時(shí)鐘周期的初略值，在最大時(shí)鐘速率條件下允許10%的余量，以保證過(guò)熱條件下能正常工作。因此，我們?cè)O(shè)置的最小速率為40MHz，很多較新的FPGA都能夠很容易地支持該頻率。事實(shí)上，F(xiàn)PGA供應(yīng)商已經(jīng)推出了超過(guò)300MHz的器件。

在確定了能滿足最大頻率要求的FPGA后，就需要保證有足夠的空間來(lái)實(shí)現(xiàn)你的設(shè)計(jì)。如果所選的FPGA沒(méi)有足夠的余量，就不能提供足夠的布線資源來(lái)滿足設(shè)計(jì)的時(shí)序約束。通常芯片供應(yīng)商宣稱的速率是最佳條件下的速率，F(xiàn)PGA供應(yīng)商一般建議FPGA邏輯在布線功能開(kāi)始明顯變差以前可以用到80%。在選擇FPGA器件時(shí)，建議在新的設(shè)計(jì)時(shí)最好使FPGA邏輯用到50%左右，這樣就允許計(jì)算起始設(shè)計(jì)大小出現(xiàn)超差，以及為在設(shè)計(jì)起動(dòng)后產(chǎn)生不可避免的設(shè)計(jì)變更留出空間。如果最終的設(shè)計(jì)只占用低于50%的資源，則可以使用同一系列中較小的FPGA以降低成本。

通過(guò)時(shí)序約束來(lái)規(guī)定慢時(shí)鐘速率，從而可以改進(jìn)設(shè)計(jì)中最快時(shí)鐘的布線。在多路復(fù)用器例子中，如果設(shè)置FPGA布線工具SPI總線時(shí)鐘為1MHz，而E3時(shí)鐘為40MHz，布線工具將盡量使E3時(shí)鐘的邏輯電路模塊相鄰布局。如果由于空間的限制而不能將全部電路布局在一起，則首先應(yīng)將SPI邏輯另外布局，因?yàn)镾PI邏輯可以處理更長(zhǎng)傳輸延遲。所有FPGA供應(yīng)商的布線工具都能規(guī)定這些較慢時(shí)鐘速率。

減少時(shí)鐘數(shù)量

根據(jù)市場(chǎng)調(diào)查，目前還沒(méi)有哪個(gè)FPGA器件能夠支持這種多路復(fù)用器/解復(fù)用器設(shè)計(jì)所需的40個(gè)時(shí)鐘。所以，我們必須減少所需要的時(shí)鐘數(shù)。

首先了解E2和E3多路復(fù)用器的時(shí)鐘。前面已經(jīng)分析了4個(gè)E2多路復(fù)用器工作在相同時(shí)鐘下的可接受度，E3多路復(fù)用器運(yùn)行于比E2時(shí)鐘高得多的速率，必需使用一個(gè)不同的時(shí)鐘。但是，如果我們從E3時(shí)鐘中引出E2時(shí)鐘是否可行呢？因?yàn)镋3多路復(fù)用器要從每個(gè)E2支路得到數(shù)據(jù)，我們可以在需要E2多路復(fù)用器給我們數(shù)據(jù)時(shí)，簡(jiǎn)單地將脈沖送給每個(gè)多路復(fù)用器。我們沒(méi)有去掉任何時(shí)鐘，但E2時(shí)鐘現(xiàn)在是基于E3時(shí)鐘。

如果在所有的多路復(fù)用器中也使用同樣的時(shí)鐘，并且只使用一個(gè)使能信號(hào)來(lái)告訴E2多路復(fù)用器什么時(shí)候工作，這時(shí)會(huì)產(chǎn)生什么問(wèn)題呢？如果E3多路復(fù)用器用34.368MHz時(shí)鐘產(chǎn)生使能信號(hào)，在這些使能信號(hào)上的抖動(dòng)不會(huì)比用在FPGA中任何其它同步邏輯更大。所以，使能信號(hào)可以使用正常(高抖動(dòng))布線資源，這樣就不需要單獨(dú)的8.448MHz多路復(fù)用器時(shí)鐘，讀取E1數(shù)據(jù)緩沖器的數(shù)據(jù)時(shí)也是一樣。換言之，如果E2多路復(fù)用器需要數(shù)據(jù)，它可以激活到特定緩沖器的使能信號(hào)。到緩沖器的時(shí)鐘本身能夠保持E3多路復(fù)用器所用的34.368MHz時(shí)鐘，如圖5所示。

最后，我們檢查16個(gè)從線路接口芯片輸入到FPGA的E1時(shí)鐘。這些時(shí)鐘有會(huì)產(chǎn)生下面幾個(gè)問(wèn)題：首先，16個(gè)時(shí)鐘將占用太多可用芯片時(shí)鐘布線資源；其次，在同一個(gè)FPGA中使用16個(gè)異步時(shí)鐘來(lái)驅(qū)動(dòng)相互鄰近的觸發(fā)器，由于地彈、串?dāng)_和其它效應(yīng)將產(chǎn)生噪聲問(wèn)題。例如，由于噪聲的原因，一個(gè)正邊沿觸發(fā)器會(huì)在下降邊沿時(shí)改變輸出狀態(tài)，此類問(wèn)題將難以處理。