大型設(shè)計中FPGA的多時鐘設(shè)計策略

作為一種可能的解決方案，我們推薦使用一個最快的時鐘來對16個E1時鐘采樣。16個輸入時鐘都接近2.048MHz，并且還有一個34.368MHz的系統(tǒng)時鐘。這樣，我們可以用34.368MHz時鐘來對16個E1時鐘分別進(jìn)行采樣，并將結(jié)果存儲在一個16位存儲器中(每個E1時鐘一個位)。然后，我們可以使用一個算法來檢測在E1時鐘上由低至高的轉(zhuǎn)換，為每一個E1數(shù)據(jù)信號產(chǎn)生一個使能信號，并在下一個周期(34.368MHz)中存儲數(shù)據(jù)。

要成功實現(xiàn)這種方案，還必需了解時鐘-數(shù)據(jù)關(guān)系以避免在數(shù)據(jù)變化時對數(shù)據(jù)采樣，參見圖6。請注意在時鐘采樣電路的第一級中使用了兩個觸發(fā)器以確保在亞穩(wěn)態(tài)下正常工作。另外需要注意的是，數(shù)據(jù)和時鐘必須具有相同時鐘周期數(shù)的延遲。

我們已經(jīng)成功地將多路復(fù)用器的時鐘減少到一個時鐘，同樣的方法可否用在解復(fù)用器呢？E3解復(fù)用器必須采用一個外部輸入時鐘，這是因為驅(qū)動E3輸入數(shù)據(jù)的同一個片外器件利用到該時鐘。由于E3解復(fù)用器知道在什么時候發(fā)送數(shù)據(jù)到E2解復(fù)用器，并能對每個E2解復(fù)用器產(chǎn)生使能信號，而四個E2解復(fù)用器能工作在與E3多路復(fù)用器相同的主時鐘下。同樣，E2多路復(fù)用器能夠為每個E1流產(chǎn)生使能信號。

如果我們假設(shè)線路接口芯片能夠接受有間隙的時鐘(gapped clock)，一旦確定發(fā)出E1使能信號,我們只需要發(fā)送一個時鐘脈沖至線路接口。然而，只需要簡單地發(fā)送使能信號本身至接口芯片而不必產(chǎn)生一個新的時鐘。因為送至接口的數(shù)據(jù)將在使能信號的下降沿產(chǎn)生改變(參見圖5)，我們需要確認(rèn)接口在時鐘的上升沿進(jìn)行采樣。因為使能信號僅在線路接口芯片上而不是在FPGA內(nèi)用作一個時鐘，就沒有必要在一個低抖動源中進(jìn)行布線。注意這是在知道將再也不會用主時鐘的連續(xù)脈沖送數(shù)據(jù)到相同的從屬器件中時才這樣做。

1MHz SPI時鐘并不能簡單去掉，但我們現(xiàn)在通過使用使能信號和時鐘過采樣技術(shù)，將原先40個時鐘減少到3個，這樣我們就有了更大的器件選擇范圍。

異步時鐘

在用異步時鐘產(chǎn)生任何邏輯前應(yīng)該盡量先考慮采用其它替代方法，用異步時鐘的組合邏輯是產(chǎn)生亞穩(wěn)態(tài)問題的主要原因。同樣，當(dāng)違反觸發(fā)器的設(shè)置和保持時間約束時，在一個短時間內(nèi)輸出將具有不確定性，并且將最終設(shè)定在“1”或“0”上，確切的狀態(tài)不可預(yù)知。

幸運的是對于亞穩(wěn)態(tài)性問題已經(jīng)有一些解決方案。圖6說明了這一方案，這是一種雙寄存器方法：進(jìn)入第一級觸發(fā)器的數(shù)據(jù)與時鐘異步，所以第一級觸發(fā)器幾乎肯定是亞穩(wěn)態(tài)；然而，只要亞穩(wěn)態(tài)的長度小于時鐘的周期，第二級觸發(fā)器就不會進(jìn)入亞穩(wěn)態(tài)。但是，FPGA供應(yīng)商很少提供亞穩(wěn)態(tài)時間，盡管該時間一般小于觸發(fā)器的設(shè)置和保持時間之和。

如果時鐘不是太快而且能滿足時序約束的話，像圖6所示的電路將可能不會產(chǎn)生亞穩(wěn)態(tài)。只要所有輸出到觸發(fā)器的通路由相同時鐘驅(qū)動，即使第一級觸發(fā)器的輸出可用，通常還是需要用像圖6中電路來將亞穩(wěn)態(tài)隔離到一條短線。采用這種方法后，將不太可能出現(xiàn)由于電路的改變而無意地在無時鐘驅(qū)動的邏輯中用到該亞穩(wěn)太線。

如果讀數(shù)據(jù)的是一個計數(shù)器，像從一個異步FIFO讀或?qū)懙刂罚銘?yīng)該考慮下列情況：一個傳統(tǒng)的3位計數(shù)器在狀態(tài)之間有一個、兩個或三個位的變化，例如讀數(shù)發(fā)生在計數(shù)器從“011”到“100”變化的瞬間，則所有三個位的值將不確定，讀的值會是八種可能狀態(tài)中的任一種。如果計數(shù)器是使用格雷碼，如表所示，則每次僅有一位發(fā)生狀態(tài)改變，如果讀數(shù)發(fā)生在計數(shù)器變化的瞬間，則只有一個位會有問題，所以在讀操作中只有兩種可能結(jié)果，而且這兩種可能結(jié)果是計數(shù)器正好在讀以前的值和正好在讀以后的值時。因為讀正好發(fā)生在計數(shù)器產(chǎn)生變化的瞬間，你不可能確切地說哪個值是正確的，即兩者都應(yīng)該認(rèn)為是有效的。

另一個避免異步時鐘問題的方法是忽略較慢的時鐘，并用較快的時鐘來采樣。這需要數(shù)據(jù)有特殊的成幀特性(例如，具有一個前導(dǎo)碼)來定義數(shù)據(jù)邊界。這是一個常用的方法，在差不多每一個具有UART形式的嵌入式系統(tǒng)都有應(yīng)用。該方法是：采用一個非?？斓臅r鐘，比如數(shù)據(jù)符號率的16倍，在連續(xù)發(fā)現(xiàn)15個起始字符后開始采樣，則下一個16(左右)位相當(dāng)于送的第一個位，再下一個16(左右)位對應(yīng)下一個位，并以次類推。