用FPGA解決65nm芯片設(shè)計(jì)難題

　隨著工藝技術(shù)向65nm以及更小尺寸的邁進(jìn)，出現(xiàn)了兩類關(guān)鍵的開發(fā)問題：待機(jī)功耗和開發(fā)成本。這兩個(gè)問題在每一新的工藝節(jié)點(diǎn)上都非常突出，現(xiàn)在已經(jīng)成為設(shè)計(jì)團(tuán)隊(duì)面臨的主要問題。在設(shè)計(jì)方法上從專用集成電路(ASIC)和專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)轉(zhuǎn)向可編程邏輯器件(PLD)將有助于解決這些問題。

　　過去，半導(dǎo)體行業(yè)一直關(guān)注的兩個(gè)目標(biāo)是縮小體積和提高速率。近40年來，對(duì)這些目標(biāo)的追求促使行業(yè)發(fā)展符合摩爾定律，性能和電路密度每18個(gè)月翻倍。導(dǎo)致技術(shù)高速發(fā)展，蘊(yùn)育了計(jì)算機(jī)革命、互聯(lián)網(wǎng)革命以及現(xiàn)在的無線通信革命。

　　但同時(shí)也為此付出了代價(jià)。一種代價(jià)是物理上的。工藝技術(shù)上的每一次進(jìn)步都使得芯片晶體管的“關(guān)斷”電流增加，也就是待機(jī)功耗在增加。另一代價(jià)是金錢。每一工藝節(jié)點(diǎn)的開發(fā)成本呈指數(shù)增加。65nm時(shí)代的設(shè)計(jì)必須解決這些代價(jià)問題。

　　人們采用了很多系統(tǒng)級(jí)和芯片級(jí)方法來處理動(dòng)態(tài)功耗。在系統(tǒng)級(jí)上，采用動(dòng)態(tài)功耗管理技術(shù)，確保只對(duì)工作電路上電，大大降低了器件的平均功耗，從而減少了和功耗相關(guān)的問題。

　　工藝上的進(jìn)步降低了芯片級(jí)的動(dòng)態(tài)功耗。
一是縮小了晶體管體積，減小了晶體管的等效電容(C)。因此，縮小體積使動(dòng)態(tài)功耗隨之線性下降。同樣，減小供電電壓會(huì)使動(dòng)態(tài)功耗呈指數(shù)下降，是降低動(dòng)態(tài)功耗的重要措施。0.9V~1.0V范圍內(nèi)的供電方式幾乎都采取了這一措施來降低功耗。

　　降低動(dòng)態(tài)功耗的另一工藝進(jìn)步是在130nm工藝上引入了全銅互聯(lián)和低K金屬層絕緣技術(shù)。這些工藝創(chuàng)新大大降低了互聯(lián)阻抗和電容，不但減小了晶體管開關(guān)功耗，而且還降低了芯片信號(hào)和內(nèi)部電源走線的IR壓降。

　　動(dòng)態(tài)功耗下降而漏電流增大

　　然而，半導(dǎo)體物理規(guī)律卻表明工藝尺寸下降對(duì)待機(jī)功耗有不利的影響。工藝尺寸縮小后，隨著晶體管邏輯門厚度和溝道長(zhǎng)度的減小，這些晶體管的柵極和漏極泄漏電流呈指數(shù)增大(圖1)，而這是影響待機(jī)功耗的主要因素。通過使用較長(zhǎng)的溝道以及較厚的氧化層來控制泄漏電流將導(dǎo)致開關(guān)速率下降，因此，工藝開發(fā)人員不得不折衷考慮速率和功耗。