用FPGA解決65nm芯片設(shè)計(jì)難題

　　工藝尺寸縮小，連線的寬度和高度也隨之減小，對(duì)功耗有不利的影響。減小銅連線的尺寸增強(qiáng)了電子散射和粒子邊界效應(yīng)。從而增大了連線阻抗，導(dǎo)致電路延遲和IR壓降增大。在45nm以下，這些效應(yīng)會(huì)更加明顯。

　　工藝尺寸不斷縮小的結(jié)果之一是導(dǎo)致待機(jī)功耗成為芯片總功耗中的重要因素。同時(shí)，芯片用戶(hù)關(guān)心的問(wèn)題從動(dòng)態(tài)功耗轉(zhuǎn)向待機(jī)功耗。由于待機(jī)功耗的增大，許多通信器件分開(kāi)考慮總功耗預(yù)算和待機(jī)功耗預(yù)算，并逐步增加待機(jī)功耗預(yù)算的比例。由于這些器件大部分時(shí)間處于待機(jī)模式，因此，待機(jī)功耗成為最主要的問(wèn)題。

　　與動(dòng)態(tài)功耗不同，還沒(méi)有簡(jiǎn)單的方法來(lái)降低待機(jī)功耗。芯片開(kāi)發(fā)人員不得不使用復(fù)雜的工藝和電路設(shè)計(jì)方法，犧牲晶體管速率來(lái)提高Vt，并采取延長(zhǎng)溝道長(zhǎng)度等措施。

　　目前已經(jīng)有技術(shù)突破來(lái)解決速率和待機(jī)功耗的問(wèn)題。一種是應(yīng)變硅，該技術(shù)將空穴和電子對(duì)的移動(dòng)能力提高了50%，從而提升了器件速率。與其它技術(shù)進(jìn)步不同，應(yīng)變硅雖然提高了速率，但是并沒(méi)有增加待機(jī)功耗。然而，它必須在芯片設(shè)計(jì)中采用新的布版規(guī)則，要求較嚴(yán)，導(dǎo)致了限制設(shè)計(jì)規(guī)則(RDR)這一概念的產(chǎn)生。RDR和可制造設(shè)計(jì)(DFM)在65nm以及更小工藝尺寸上越來(lái)越重要。

　　設(shè)計(jì)規(guī)則使開(kāi)發(fā)過(guò)程越來(lái)越復(fù)雜

　　DFM重要性的增加以及RDR的出現(xiàn)導(dǎo)致芯片設(shè)計(jì)更加復(fù)雜。物理設(shè)計(jì)尤其需要更多的資源和簡(jiǎn)捷的物理設(shè)計(jì)自動(dòng)工具。這些規(guī)則妨礙了版層重用，增加了新技術(shù)采用硬件IP模塊的難度。結(jié)果導(dǎo)致在芯片設(shè)計(jì)上加大投入，需要更多的資源來(lái)處理新技術(shù)中的布版和設(shè)計(jì)問(wèn)題。

　　除了越來(lái)越高的開(kāi)發(fā)成本以外，芯片開(kāi)發(fā)人員還面臨其它的成本難題。65nm器件僅模板成本就高達(dá)2百萬(wàn)美元，而45nm器件模板成本會(huì)超過(guò)3百萬(wàn)美元。理想情況下，強(qiáng)大的財(cái)務(wù)支持是任何業(yè)務(wù)投入的基礎(chǔ)，包括芯片開(kāi)發(fā)計(jì)劃等。然而，很多芯片開(kāi)發(fā)項(xiàng)目缺乏足夠的資金支持。

　　為了很好地進(jìn)行財(cái)務(wù)分析，開(kāi)發(fā)人員必須考慮時(shí)間、風(fēng)險(xiǎn)、收益和成本等一系列因素。盡管這看起來(lái)很難，但可以歸結(jié)為經(jīng)過(guò)認(rèn)真設(shè)計(jì)的投資回報(bào)(ROI)分析(圖2)。在很多情況下，分析表明，產(chǎn)品生命周期的總收益應(yīng)是研發(fā)投入的5倍~10倍，這樣才能收回開(kāi)發(fā)成本。簡(jiǎn)單地看一下以收益百分比表示的研發(fā)開(kāi)支(10%~20%)，大部分成功的公司都會(huì)得出相同的結(jié)論。