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          基于FPGA快速A 律壓縮編碼的設(shè)計(jì)與實(shí)現(xiàn)

          作者: 時(shí)間:2010-03-29 來(lái)源:網(wǎng)絡(luò) 收藏

          3 編碼流水線算法設(shè)計(jì)思路

          本設(shè)計(jì)從適合流水線操作的角度對(duì)常規(guī)算法[5]作了改進(jìn),前級(jí)完成相應(yīng)位計(jì)算后將其結(jié)果傳遞到下一級(jí),完成后進(jìn)入下一組數(shù)據(jù)的編碼運(yùn)算,從而達(dá)到流水作業(yè)的目的。由于每個(gè)模塊功能獨(dú)立,適合模塊化設(shè)計(jì)。

          4 具體實(shí)現(xiàn)


          圖2 系統(tǒng)框圖

          圖2系統(tǒng)框圖中實(shí)現(xiàn)了一種并行數(shù)據(jù)處理且適合于編碼流水線作業(yè)的改進(jìn)算法,并采用具體實(shí)現(xiàn)。系統(tǒng)主要由狀態(tài)機(jī)(state)和比較單元(compare)這二部分組成,其中Comp1,Comp2,……Comp7這七個(gè)單元模塊在狀態(tài)機(jī)的控制下并行進(jìn)行流水線數(shù)據(jù)處理。即在狀態(tài)機(jī)的控制下,在一個(gè)clk時(shí)鐘脈沖當(dāng)中,七個(gè)單元同時(shí)進(jìn)行著數(shù)據(jù)的處理工作,處理完成后,前一個(gè)Comp單元的輸出作為后一個(gè)Comp單元輸入,在下一個(gè)clk時(shí)鐘脈沖到來(lái)時(shí)緊接著又進(jìn)行下一組數(shù)據(jù)處理。按照這種方式,依次處理下去,從而達(dá)到流水線作業(yè)的目的。下面對(duì)該系統(tǒng)進(jìn)行具體實(shí)現(xiàn)。



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