基于FPGA快速A 律壓縮編碼的設(shè)計(jì)與實(shí)現(xiàn)

5驗(yàn)證結(jié)果

本文設(shè)計(jì)算法在quartusII 6.0開(kāi)發(fā)平臺(tái)上，選用cyclone家族芯片對(duì)設(shè)計(jì)進(jìn)行了功能、時(shí)序驗(yàn)證[6]，時(shí)序結(jié)果如下(圖5)：

圖5 時(shí)序仿真結(jié)果圖

從圖5中可以看出，在clk=100MHz時(shí)鐘下，在第一個(gè)數(shù)據(jù)+1248（110011100000）輸入后，經(jīng)過(guò)14個(gè)時(shí)鐘周期，輸出相應(yīng)的帶極性的8位編碼為11110011，再第14個(gè)時(shí)鐘周期之后，隨后每?jī)蓚€(gè)時(shí)鐘周期完成一組數(shù)據(jù)的壓縮編碼。這樣就實(shí)現(xiàn)了編碼的流水線作業(yè)，提高了數(shù)據(jù)處理效率。經(jīng)過(guò)對(duì)數(shù)據(jù)的核對(duì)驗(yàn)證，證明了數(shù)據(jù)運(yùn)算的正確性，達(dá)到預(yù)計(jì)設(shè)計(jì)效果。

對(duì)系統(tǒng)進(jìn)行運(yùn)行速率評(píng)估，確定瓶頸通道如下圖6

圖6 時(shí)序分析圖

從圖5時(shí)序仿真圖可以知道，每?jī)蓚€(gè)時(shí)鐘完成一組編碼，這是由于每個(gè)模塊完成數(shù)據(jù)處理需要讀寫(xiě)兩個(gè)時(shí)鐘。從圖6可以看出，信號(hào)處理的最大時(shí)間消耗發(fā)生在comp7模塊內(nèi)，耗時(shí)12.900ns，這意味著整個(gè)模塊的最大時(shí)間消耗為12.900ns。即有2T=12.900ns，計(jì)算出T=6.450ns，得出系統(tǒng)的最大時(shí)鐘頻率 =155.04MHz，最快編碼速率為77.52Mbyte/s。

6結(jié)束語(yǔ)

在實(shí)際語(yǔ)音通訊中，由于語(yǔ)音采樣速率相對(duì)比較低，一般編碼速率通常為64Kbit/s，在A律壓縮編碼中，使用本文提出的并行數(shù)據(jù)處理算法，應(yīng)用VHDL實(shí)現(xiàn)了編碼的流水線操作,最快編碼速率為77.52Mbyte/s。因此，在多路信號(hào)采集中使用該算法可以極大的提高系統(tǒng)的工作效率。