基于高端FPGA的IC驗證平臺的PI分析

1 引言
大多數(shù)非FPGA類型的、高密度IC(如CPU)對去耦電容都有非常明確的要求。由于這些器件僅為執(zhí)行特定的任務(wù)而設(shè)計，所以其電源電流需求是固定的，僅在一定范圍內(nèi)有所波動。

然而，FPGA不具備這種屬性。對于一個設(shè)計好的FPGA系統(tǒng)平臺，在綜合時，可以按設(shè)計需要的頻率，跨越多個時鐘域，運行幾乎無限多的應(yīng)用。由于無法確知一個新的FPGA設(shè)計的瞬態(tài)電流的變化情況，在設(shè)計FP-GA系統(tǒng)硬件平臺的電源分配系統(tǒng)時，唯一的選擇就是采用保守的最壞情況設(shè)計法。

在低噪聲或高功率情況下，電源去耦網(wǎng)絡(luò)必須根據(jù)瞬態(tài)電流的需求準(zhǔn)確地度身定制，否則，接地反彈和電源噪聲將超出FPGA的電平限值。高速電路的性能很大程度取決于電源分配系統(tǒng)能否提供穩(wěn)定、安靜的電源電壓和電流。憑經(jīng)驗的設(shè)計電容去耦網(wǎng)絡(luò)，經(jīng)常造成欠設(shè)計(引起EMI和穩(wěn)定性問題)或過設(shè)計(增加系統(tǒng)的成本和復(fù)雜度)。因此，在設(shè)計系統(tǒng)平臺時，利用電源完整性仿真軟件，對去耦網(wǎng)絡(luò)以及電源、地平面對(Power-Ground Plane pair)進行仿真，通過修正電容數(shù)量和額定值，調(diào)整電容的布局，可以很好地避免欠設(shè)計或過設(shè)計，使系統(tǒng)目標(biāo)阻抗?jié)M足要求。本文以基于Xilinx公司的Virtex-4芯片的IC驗證平臺為例，介紹了電源完整性仿真分析方法在電源分配系統(tǒng)中的應(yīng)用。

2 FPGA平臺的電平及要求

系統(tǒng)采用的FPGA是V4XC4VLX160-FF1513，具有16個I／O Bank。FPGA所使用的電源有：Vc-CINT、VCCO、VCCAUX以及VREF。每個I／O可以支持的電平有：1.2V、1.5V、1.8V、2.5V以及3.3v。由VCCO來決定所在Bank I／O的電平標(biāo)準(zhǔn)。從芯片的用戶手冊可以獲得SSO(Simultaneous Switching Out-put，同步開關(guān)輸出)限定信息(見表1、表2)，來確定該器件所使用的VCCO管腳數(shù)量。

在本文設(shè)計了5.0V、數(shù)字3.3V、數(shù)字2.5V、數(shù)字1.8V、數(shù)字1.2V五個電源分配系統(tǒng)。如下以數(shù)字3.3V為例，介紹采用Cadence公司的PCB PI軟件的仿真分析方法。