基于高端FPGA的IC驗證平臺的PI分析

3.2 單節(jié)點仿真

根據計算在系統(tǒng)中采用3.3V電平的I／O SSO電流總和不超過10A(由I／O連接的外設以及VCCO來決定)。選擇Artesvn Technologies公司的單輸出10A DC-DC轉換器作為電壓調節(jié)模塊(VRM)，輸入5.0V，輸出3.3V，取動態(tài)電流(Delta Current)為10A，紋波容限(Ripple Tolerance)為5％。于是3.3V／GND電源地平面對的目標阻抗為16.5mΩ。

去耦／旁路電容網絡的設計，一般而言，按電源情況，PDS的每個VCC電源管腳應具備一個電容。將大量電容值并聯(lián)組合的目標是在從500kHz到500MHz的頻率范圍內，保持平穩(wěn)的低電源阻抗。高值(低頻)和低值(高頻)電容都需要。通常，低值電容對總阻抗的影響較小，因此需要使用更多的低值電容，使得其對阻抗的總影響與較少數量的高值電容產生的總影響相同。

為了保持平穩(wěn)的總阻抗值，防止出現(xiàn)反諧振尖峰，通常，每10倍電容值范圍至少需要1個電容。典型的陶瓷電容值范圍通常為從0.001μF至4.7μF。電容值越多越好，因為這樣產生的總阻抗值越平穩(wěn)。同時需要考慮PCB板的布局空間以及成本。

產生相對平穩(wěn)的阻抗的電容比率為電容值每降低10倍，電容數量約增加一倍。此外，需要鉭電容、OS-CON(SANYO的有機半導體鋁固體電解電容)的電容或其他電解電容等低頻電容。這些高值電容的ESR通常高于貼片陶瓷電容，因此可以在更廣泛的頻率范圍內起作用，也因而不太容易產生反諧振尖峰。所以，不必嚴格遵循每10倍電容值一個電容的規(guī)則。一般而言，在從470μF至1000μF的范圍內配置一個值就夠了。表3顯示了可實現(xiàn)平衡的去耦網絡電容百分比(經驗值)。然后通過運行單節(jié)點仿真來驗證選擇的不同值的電容數量是否可以在頻率范圍內維持目標阻抗?

對于電容的模型，陶瓷電容可以采用Murata、TDK網站提供的電容模型庫或Cadence Allegro軟件安裝目錄下的參考模型庫。而對于鉭電容，可以使用KEMET以及SANYO等公司的提供的Spice軟件提供的ESR、ESL、諧振頻率以及封裝信息，創(chuàng)建對應的鉭電容模型。

圖4所示為單節(jié)點仿真結果(考慮最高工作頻率為266MHz)。由于單節(jié)點沒有考慮電容在PCB中的具體位置，SQ-PI提供了一個電容數量的參考值／建議值。然后需要多節(jié)點仿真再進行更精確的分析與驗證。

3.3 多節(jié)點仿真

單節(jié)點仿真可以確定去耦電容的數量，但電源系統(tǒng)的阻抗不僅取決于去耦電容的數量，還取決于電容的分布位置。為了獲得更精確的結果，應該布好去耦電容、噪聲源以及VRM，然后在整個頻率范圍內進行多節(jié)點仿真。不同于單節(jié)點仿真，此時SQ PI使用一個帶恒流源和恒壓源的理想電路來連接去耦電容和VRM。多節(jié)點仿真對物理設計中這些文件的實際布局進行精確的仿真。