基于FPGA的高速時鐘數(shù)據(jù)恢復電路的實現(xiàn)

0 引言
時鐘數(shù)據(jù)恢復電路是高速收發(fā)器的核心模塊，而高速收發(fā)器是通信系統(tǒng)中的關(guān)鍵部分。隨著光纖在通信中的應(yīng)用，信道可以承載的通信速率已經(jīng)可以達到GHz，從而使得接收端的接收速率成為限制通信速率的主要瓶頸。因此高速時鐘數(shù)據(jù)恢復電路的研究是目前通信領(lǐng)域的研究熱點。目前時鐘數(shù)據(jù)恢復電路主要是模擬IC和數(shù)字IC，其頻率已經(jīng)可以達到幾十GHz。而由于FPGA器件的可編程性、低成本、短的設(shè)計周期以及越來越大的容量和速度，在數(shù)字領(lǐng)域的應(yīng)用逐漸有替代數(shù)字IC的趨勢，已經(jīng)廣泛作為數(shù)字系統(tǒng)的控制核心。但利用中低端FPGA還沒有可以達到100MHz以上的時鐘數(shù)據(jù)恢復電路。由于上面的原因，許多利用FPGA實現(xiàn)的高速通信系統(tǒng)中必須使用額外的專用時鐘數(shù)據(jù)恢復IC，這樣不僅增加了成本，而且裸露在外的高速PCB布線使還會帶來串擾、信號完整性等非常嚴重的問題。如果可以在中低端FPGA上實現(xiàn)高速時鐘數(shù)據(jù)恢復電路，則可降低成本且提高整個電路系統(tǒng)的性能。
目前利用FPGA實現(xiàn)時鐘恢復電路的方法，基本都是首先利用FPGA內(nèi)部的鎖相環(huán)產(chǎn)生N*f的高頻時鐘，然后再根據(jù)輸入信號控制對高速時鐘的分頻，從而產(chǎn)生與輸入信號同步的時鐘信號[1~3]，其中N決定了恢復時鐘信號的相位精度，通常N等于8。因此如果輸入信號的頻率為100MHz，則系統(tǒng)的工作頻率就必須達到800MHz，對于中低端FPGA，如此高的工作頻率顯然無法承受。雖然高端FPGA可以達到GHz的工作頻率，但其高昂的價格不適合用于普通用戶。而其它基于中低端FPGA實現(xiàn)高速時鐘恢復電路的方法，要么需要外部VCO模塊[4]，要么只能恢復數(shù)據(jù)而無法得到同步的時鐘信號[5]。針對這種情況，本文提出了一種利用Altera FPGA中的鎖相環(huán)及Logiclock等技術(shù)，實現(xiàn)高速時鐘恢復電路的方法。電路是在Altera的EP2C5T144C6芯片上實現(xiàn)的，用于數(shù)字光端機的接收端從100路2．048MHz壓縮視頻碼流合成的串行碼流中正確提取100路視頻碼流，其工作頻率為204．8MHz，通過硬件驗證電路可以正確工作。

1 時鐘恢復電路原理及環(huán)路結(jié)構(gòu)
時鐘恢復電路的目的是從輸入的數(shù)據(jù)流中，提取出與其同步的時鐘信號。時鐘信號不可能憑空產(chǎn)生，因此該電路本身必須有一個時鐘信號產(chǎn)生機制，除此之外還必須有一個判斷控制機制一能夠判斷并且調(diào)整該時鐘信號與輸入數(shù)據(jù)之間的相位關(guān)系，使其同步。
傳統(tǒng)的基于FPGA的時鐘恢復電路的結(jié)構(gòu)如圖1所示。如前所述，這種結(jié)構(gòu)的電路用中低端FPGA，工作頻率不可能達到100MHz以上。本文采用的方法是利用鎖相環(huán)產(chǎn)生不同相位的時鐘信號，然后再根據(jù)控制信號控制輸出時鐘在這些時鐘之間進行切換，從而使時鐘與輸入數(shù)據(jù)同步。具體結(jié)構(gòu)如圖2所示。下面詳細介紹各個模塊的工作原理及電路實現(xiàn)。

2 模塊電路設(shè)計
電路由三個模塊構(gòu)成，鑒相器模塊和計數(shù)器模塊通過判斷時鐘信號和輸入信號的相位關(guān)系，產(chǎn)生相位調(diào)整的控制信號，時鐘調(diào)整模塊根據(jù)送來的控制信號對輸出時鐘進行相位調(diào)整。