基于FPGA的高速時鐘數(shù)據(jù)恢復(fù)電路的實現(xiàn)
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2．4 數(shù)據(jù)恢復(fù)
由于時鐘數(shù)據(jù)恢復(fù)電路的目的就是得到能夠正確采樣輸入數(shù)據(jù)的時鐘信號。為了保證恢復(fù)出的時鐘和輸入數(shù)據(jù)的相位關(guān)系在整個芯片內(nèi)都能夠成立，在系統(tǒng)應(yīng)用中輸入信號也走全局時鐘網(wǎng)絡(luò)。經(jīng)過這樣處理后，只要在需要恢復(fù)數(shù)據(jù)的地方加一個D觸發(fā)器即可得到正確的數(shù)據(jù)信號。本文引用地址：http://www.ex-cimer.com/article/191906.htm
3 環(huán)路仿真結(jié)果及討論
采用EP2C5T144C6器件的環(huán)路的仿真結(jié)果如圖6所示，其中工作頻率為204．8MHz。由于整個電路用的是經(jīng)過全局時鐘控制模塊后的時鐘和輸入數(shù)據(jù)，所以在圖6中給出的是這兩個信號時序關(guān)系：ORDA~clkctrl和R_clk~clkctrl。由圖(a)及局部放大圖(b)可以看出，電路穩(wěn)定時鐘信號在輸入數(shù)據(jù)的中間位置左右擺動，可以正確采樣輸入數(shù)據(jù)。
本文提出的電路結(jié)構(gòu)不需要高頻時鐘信號，因此只要相位調(diào)整過程中時鐘信號的脈沖寬度大于器件要求的最小值，且滿足整個電路滿足建立保持時間就可以正常工作。因此最小的時鐘周期T=max(3*Tmin，Tper)，其中Tmin是所用器件時鐘信號脈沖寬度的最小值，Tper是滿足建立保持時間的最小時鐘周期。例如EP2C35F672C6芯片工作時鐘高電平脈沖最小值為1ns，采用該芯片電路的工作頻率可以達到300MHz，這個工作頻率已經(jīng)通過了Altera DE2板的硬件驗證。如果采用更快的器件如Cyclone III EP3C10T144C7，時鐘脈沖寬度最小值0．625ns，經(jīng)過仿真驗證其工作頻率可以達到400MHz。在時鐘調(diào)整模塊后加一個簡單的二分頻電路，就可以實現(xiàn)12個時鐘相位的調(diào)整精度，根據(jù)不同器件的性能很容易進行擴展，達到所需要的設(shè)計要求。
4 結(jié)論
本文利用時鐘切換的方法，在低端AlteraEP2C5T144C6上實現(xiàn)了204．8MHZ的時鐘數(shù)據(jù)恢復(fù)電路，并通過了硬件驗證。通過理論分析給出了決定該電路工作頻率的主要因素，同時對該電路稍加改動就可以實現(xiàn)更高精度的時鐘數(shù)據(jù)恢復(fù)電路，具有很好的擴展性，為利用中低端FPGA實現(xiàn)高速通信系統(tǒng)提供了一種可參考的解決方案。
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