通過在FPGA設(shè)計(jì)流程引入功率分析改善PCB的可靠性
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器件的I/O消耗大量的功率，對于一個(gè)指定設(shè)計(jì)可以將其配置成串行或混合結(jié)構(gòu)。由用戶提供的信號(hào)(輸入情況)或作為設(shè)計(jì)的輸出(輸出情況)的信號(hào)決定了混合I/O的狀態(tài)。I/O轉(zhuǎn)換速率定義了它們的狀態(tài)。下列方程定義了輸出的轉(zhuǎn)換速率，用MHz表示。本文引用地址：http://www.ex-cimer.com/article/191979.htm
轉(zhuǎn)換速率(MHz) = 1/2×fMAX×AF%
其它環(huán)境因素，如電路板的面積、散熱片和氣流都是計(jì)算動(dòng)態(tài)和靜態(tài)功耗時(shí)的要素。
管理功耗
現(xiàn)今最關(guān)鍵的設(shè)計(jì)要素之一是必須降低系統(tǒng)的功耗，特別是對于手持設(shè)備和電子產(chǎn)品而言。用戶可以利用一些FPGA設(shè)計(jì)技術(shù)來有效地降低整個(gè)系統(tǒng)的功耗，包括：
1. 降低工作電壓。
2. 在指定的封裝溫度限制范圍內(nèi)運(yùn)作。
3. 使用優(yōu)化的時(shí)鐘頻率，因?yàn)閯?dòng)態(tài)功率直接與工作頻率成正比。設(shè)計(jì)者必須明確，如果設(shè)計(jì)的某部分可以以較低速率時(shí)鐘控制，那將會(huì)降低功耗。
4. 減小設(shè)計(jì)在器件中的跨度，緊密放置的設(shè)計(jì)可使用較少的布線資源以降低功耗。
5. 可能的話，減小I/O的電壓擺幅。
6. 可能的話，使用優(yōu)化的編碼。例如16位的二進(jìn)制計(jì)數(shù)器平均只有12%的活性因子，7位的二進(jìn)制計(jì)數(shù)器平均有28%的活性因子。另一方面，7位線性反饋移位寄存器的可以以50%活性因子轉(zhuǎn)換，這會(huì)導(dǎo)致較大的功耗。每個(gè)時(shí)鐘沿僅有一位改變的格雷碼計(jì)數(shù)器所消耗的功率最少，同時(shí)活性因子將低于10%。
7. 利用以下方法盡可能減小工作溫度：使用散熱性能較好的封裝，例如具有較低熱阻抗的封裝；在PCB上的器件周圍放置散熱片和散熱層；采用更好的氣流技術(shù)，如機(jī)械氣流導(dǎo)管和風(fēng)扇(系統(tǒng)風(fēng)扇和器件風(fēng)扇)。
典型的功率分析方案
可以在FPGA設(shè)計(jì)流程的任何階段用FPGA功率分析工具估算功耗。例如，可以在實(shí)際設(shè)計(jì)完成之前、或在布局布線后導(dǎo)入最終設(shè)計(jì)數(shù)據(jù)庫時(shí)，用這個(gè)工具來估算功耗。當(dāng)與映射后、布局后或者布線后的結(jié)果一起提供時(shí)，功率分析工具的精度得到提升。結(jié)合了功率分析的FPGA設(shè)計(jì)流程通?？商峁┲匾氖录候?qū)動(dòng)估計(jì)、后布局布線，以及后仿真。圖2顯示了該流程以及在功率的FPGA設(shè)計(jì)流程中的典型重要事件。
1.驅(qū)動(dòng)估計(jì)：采用的資源和轉(zhuǎn)換頻率由手工輸入。
2.Post-PAR：針對更加精確的模型導(dǎo)入后布局和布線資源。
3.后仿真：針對更加精確的活性因子和轉(zhuǎn)換速率模型，導(dǎo)入由HDL仿真器產(chǎn)生的轉(zhuǎn)換頻率。
圖2：面向FPGA功率分析的設(shè)計(jì)流程。
為適應(yīng)提供給分析工具的不同模型數(shù)量，功率估計(jì)工具的運(yùn)作可能是形式上的。在“驅(qū)動(dòng)預(yù)計(jì)”模式下，分析引擎根據(jù)器件資源或者由用戶提供的模板計(jì)算功耗。在對器件評估和進(jìn)行“假設(shè)分析”時(shí)，這種模式最初是非常有用的。在該模式下，設(shè)計(jì)者提供頻率、活性因子、電壓參數(shù)和器件利用率。還需要提供工作條件，例如環(huán)境溫度。利用先進(jìn)的功率工具，設(shè)計(jì)者還可以選擇諸如電路板尺寸、散熱片和氣流等。
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