基于DSP+CPLD 可重構(gòu)數(shù)控系統(tǒng)的設(shè)計(jì)與仿真

　　(2).四軸編碼器信號(hào)處理電路設(shè)計(jì)

　　四軸編碼器信號(hào)處理電路是對(duì)光電編碼器輸出的兩組相差90o 的方波信號(hào)的處理，從而獲得執(zhí)行元件實(shí)際位置，其輸出是一路16 位的數(shù)字量，反饋給中央處理器，編碼器信號(hào)處理電路包括濾波，倍頻，計(jì)數(shù)幾個(gè)功能模塊，傳統(tǒng)的四軸編碼器信號(hào)處理電路采用分立元件來設(shè)計(jì)，它可靠性、抗干擾能力差，應(yīng)用CPLD 設(shè)計(jì)了單片并行四軸編碼器信號(hào)處理電路。

　　它具有實(shí)時(shí)性好，硬件體積小，工作效率高，提高系統(tǒng)的集成度，相對(duì)于分立元件，單片并行四軸編碼信號(hào)處理電路集成在一個(gè)片子上，一方面單片芯片內(nèi)的門電路、觸發(fā)器的參數(shù)特性是完全一致的，在相同轉(zhuǎn)速下脈沖信號(hào)的脈沖周期可以保持一致。另一方面，電路做在單個(gè)芯片內(nèi)，抗干擾性能比分離器件構(gòu)成的電路也有很大的提高，增強(qiáng)了系統(tǒng)的靈活性、通用性和可靠性。本文設(shè)計(jì)是一個(gè)四軸伺服系統(tǒng)，因此有八路四組方波信號(hào)，A 相B相相差90o，CLR，CLK，WE 分別為輸出清零，系統(tǒng)時(shí)鐘和輸出使能，SEL*是輸出選擇信號(hào)，選擇X，Y，Z，A中的一組信號(hào)處理的結(jié)果作為輸出信號(hào)，分時(shí)送到數(shù)據(jù)總線。

　　濾波模塊的設(shè)計(jì)

　　編碼盤理論上是穩(wěn)定的方波信號(hào)，但在實(shí)際操作中，經(jīng)常會(huì)存在脈動(dòng)干擾，濾波模塊的功能是將這些脈動(dòng)干擾濾掉，降低系統(tǒng)產(chǎn)生誤動(dòng)作的可能性，提高系統(tǒng)的可靠性，下面的VHDL 程序通過對(duì)A，B 兩相方波信號(hào)同時(shí)延時(shí)四個(gè)CLK 脈沖，，脈沖寬度小于三個(gè)CLK脈沖周期的輸入信號(hào)被濾掉。仿真結(jié)果如圖：

　　倍頻計(jì)數(shù)模塊的設(shè)計(jì)

　　四倍頻電路的設(shè)計(jì)是為了增加計(jì)數(shù)脈沖在一個(gè)周期中的個(gè)數(shù)，來提高測(cè)量的分辨率，工程中常把光電編碼器輸出的兩路方波信號(hào)的上升沿和下降沿，來獲得四倍頻的脈沖信號(hào)，把光電編碼器的分辨率提高四倍，通過光電編碼器輸出兩路方波信號(hào)相差的正負(fù)來確定運(yùn)動(dòng)的方向，對(duì)光電編碼器輸出信號(hào)A、B；可以寫成：

　　如圖：