基于VHDL的4PSK調(diào)制器設(shè)計(jì)與仿真
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目前．?dāng)?shù)字調(diào)制正逐漸取代模擬調(diào)制。許多調(diào)制都使用多進(jìn)制數(shù)字調(diào)制．四進(jìn)制數(shù)字相位調(diào)制是利用載波的4種不同相位來表征數(shù)字信息調(diào)制的．相位調(diào)制具有誤碼性能好，節(jié)省帶寬。信息傳輸速率高等優(yōu)點(diǎn)。采用Altera的開發(fā)工具M(jìn)AX+plusII設(shè)計(jì)調(diào)制器便于仿真，它可根據(jù)仿真結(jié)果分析電路是否正確。提高電路設(shè)計(jì)的靈活性和準(zhǔn)確性。利用VHDL硬件描述語(yǔ)言來描述硬件電路的功能。根據(jù)信號(hào)連接關(guān)系及定時(shí)關(guān)系的語(yǔ)言能有效表示硬件電路特性。
2 4PSK原理
移相鍵控即受鍵控的載波相位調(diào)制是按基帶脈沖改變的一種數(shù)字調(diào)制方式。其中，四相移相鍵控制(4PSK)的應(yīng)用廣泛，它是用4種不同相位代表4種不同相位的信息，因此對(duì)于輸入的二進(jìn)制數(shù)字序列應(yīng)該先分組，將每?jī)蓚€(gè)比特編為一組；然后用4種不同的相位對(duì)其表征。例如，若輸入的二進(jìn)制數(shù)字信息序列為10110010…，則可將他們分成10，11，00，10，…，然后用4種不同的相位對(duì)其表征。該系統(tǒng)設(shè)計(jì)采用相位選擇法產(chǎn)生4PSK信號(hào)，以實(shí)現(xiàn)4PSK調(diào)制器的設(shè)計(jì)。其框圖如圖1所示。
3 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
采用相位選擇法實(shí)現(xiàn)4PSK調(diào)制器，其系統(tǒng)設(shè)計(jì)框圖如圖2所示。整個(gè)系統(tǒng)分為分頻器、m序列產(chǎn)生器、串，并轉(zhuǎn)換電路、跳變檢測(cè)、邏輯選相電路、正弦信號(hào)發(fā)生器和D／A轉(zhuǎn)換器等部分。
3．1 序列發(fā)生器
序列以其具有隨機(jī)特性、預(yù)先可確定性、循環(huán)特性而廣泛應(yīng)用于通信領(lǐng)域。該調(diào)制系統(tǒng)的輸入是采用4級(jí)移位寄存器得到的一串長(zhǎng)度為24一1=15的m序列。設(shè)4個(gè)移位寄存器的輸出排列依次為m(0)，m(1)，m(2)，m(3)，則m序列的反饋邏輯H}為m(O)=m(3)0m(2)。如果根據(jù)該反饋邏輯，運(yùn)行過程中則進(jìn)入死循環(huán)，無法自啟動(dòng)。需將狀態(tài)0000轉(zhuǎn)換為1000。此時(shí)，能自啟動(dòng)的反饋邏輯為：
m序列的仿真結(jié)果如圖3所示。其中CO(ierate為碼元速率；code為m序列。
3．2 串/并轉(zhuǎn)換器
串／并轉(zhuǎn)換器可將m序列中的奇數(shù)碼與偶數(shù)碼分離，變成奇偶分列、時(shí)序一致的碼序列。串／并轉(zhuǎn)換電路由奇數(shù)碼和偶數(shù)碼兩部分提取電路組成，采用奇數(shù)碼提取電路時(shí)，奇數(shù)碼元延遲一個(gè)碼元時(shí)間，以達(dá)到與偶數(shù)碼元同時(shí)輸出。為此，奇數(shù)碼提取電路由兩級(jí)移位寄存器組成，分別是同相時(shí)鐘觸發(fā)和反相時(shí)鐘觸發(fā)。然而偶數(shù)碼提取電路是一個(gè)一級(jí)移位寄存器．為了與奇數(shù)碼提取電路同步，則采用反向時(shí)鐘觸發(fā)。因此．通過串／并轉(zhuǎn)換后的碼元速率變成原來的50％。串/并轉(zhuǎn)換電路框圖如圖4所示。
評(píng)論