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          柵極長度縮放超出硅的 FET 對短溝道效應具有魯棒性

          作者:時間:2023-04-10來源:收藏

          當今行業中發現的大多數 都是由硅制成的,因為它具有出色且可重現的電子特性。根據摩爾定律,硅受到薄通道厚度下遷移率下降的困擾,這為高度縮放的設備保持強靜電。過渡金屬二硫化物 (TMD) 等二維溝道材料可用于 以解決此問題。由于2D 材料具有二維表面,因此它們具有更好的遷移率水平,包括在 0.7 A 下實現激進的溝道長度縮放。

          本文引用地址:http://www.ex-cimer.com/article/202304/445424.htm


          自從在現代電子產品中引入場效應晶體管 () 以來,理論和應用電路技術已經取得了多項改進。FET 是低頻和中頻的低噪聲放大器以及高輸入阻抗放大器、電荷敏感放大器和模擬乘法器的理想選擇。此外,它們還可以用作可變反饋元件。由于 FET 在控制電路和 JFET 電壓表設計中的互調失真,因此在混合電路中實現。

          當今行業中發現的大多數 FET 都是由硅制成的,因為它具有出色且可重現的電子特性。根據摩爾定律,硅受到薄通道厚度下遷移率下降的困擾,這為高度縮放的設備保持強靜電。過渡金屬二硫化物 (TMD) 等二維溝道材料可用于 FET 以解決此問題。由于2D 材料具有二維表面,因此它們具有更好的遷移率水平,包括在 0.7 A 下實現激進的溝道長度縮放。


          柵極長度縮放超出硅的 FET 對短溝道效應具有魯棒性

          圖 1:兩層 TMD 堆疊納米帶結構的 TEM 橫截面(:IEEE)


          二維納米片具有獨特的特性,使其在分離應用中具有吸引力。它們具有高表面積與體積比、可調孔徑和高機械穩定性。這些特性允許有效的分子傳輸和分離,使它們成為用于各個領域的有前途的材料。圖 1 顯示了堆疊的 2D 納米片結構,其中 TMD 層與犧牲氧化物層交替出現。在類似的條件下,2D CMOS 也可以與這種分層堆棧集成,支持減少長度和增加每個堆棧高度的幾個通道。

          縮放 L S-D設備的制造

          為了通過啟用短溝道 2D 晶體管來縮放 L S-D和氧化物,構建了一種器件制造以獲得更好的靜電特性。初,使用濕轉移法將 MBE 生長的 MoS 2單層轉移到TiN 上的 5 nm HfO 2底柵基板上。在設備運行期間具有重要作用的主要尺寸可以通過使用 FWHM 的電子束光斑尺寸來確定,在高分辨率模式下范圍小于 10 nm。在生產 L S-D尺寸小于 25 nm 且樣品之間的差異較小時,使用了 PMMA 抗蝕劑工藝。

          盡管即使在較小的尺寸下,薄光刻膠方法也會導致 L S-D的變化較小,但它可能是清潔剝離過程中的方法。觀察了具有 HfO 2底柵氧化物和薄的 Al 2 O 3 /HfO 2雙層頂柵氧化物的雙柵器件的 TEM 。

          二維通道的靜電

          在研究 2D 單層通道的 SCE 時,探測了單門控器件傳輸特性,范圍從超過 50 nm 的長 L S-D到25 nm 的縮放 L S-D 。這些晶體管具有單配置,其中隨著 L S-D上升到L S-D = 35 nm 以下,SS 顯示出退化跡象,同時中值漏極感應勢壘降低 (DIBL) 增加至 132 mV/V。

          當談到理想的 2D 晶體管的功能時,人們認為它們不會在這種縮放下體驗 SCE。當安裝額外的頂柵時,在長 L S-D處觀察到靜電增強,其中更陡峭的 SS位于75 mV/dec 附近,低 DIBL 為 12 mV/V 。

          還使用 Sentaurus 設備執行了 TCAD 模擬,其中可以在數據中看到實時趨勢以用于實驗目的。介電常數k = 1 被建模為底部 HfO 2中的空隙以簡化結構。

          在模擬中,很明顯在觸點邊緣存在MoS 2分層,這會產生劣化的 SS。在實驗過程中,在 Al 2 O 3的界面處添加固定正電荷以在雙柵極器件中復制更陡峭的 SS。DIBL 與每個 L S-D的 SS 擴散之間也存在正相關關系,這表明靜電控制因設備而異。此外,對于遭受隨機轉移殘留物和未鈍化 TMD 通道的雙門控長 L S-D器件,觀察到變化減少。

          柵極氧化物

          優化的三甲基鋁 (TMA) 和 H 2 O 暴露用于120°C 的低溫 Al 2 O 3沉積,這特別適用于頂部氧化物柵極?;谶M行的AFM分析,所產生的HfO 2 /Al 2 O 3雙層形成有約0.5nm的RMS粗糙度。由于柵極幾乎短路,大約 25% 的雙柵極器件會“失效”,同時,20% 的器件會遭受高柵極漏電。55% 的器件表現出高均勻性和極低的柵極泄漏。此外,由于引腳之間的平均距離,針孔可能會包含在部分器件的溝道區域內,這可能會導致柵極泄漏故障。

          很明顯,無針孔“薄雙層”ALD 氧化膜具有高內在質量,這是基于該組器件的低均勻柵極泄漏。薄雙層設計專門用于穩定薄的柵極氧化物,并通過提供薄且高質量的柵極氧化物同時確保對底層材料的充分覆蓋和保護來幫助實現這種平衡。單門控和雙門控測量的遲滯幾乎為零,這表明柵極氧化物/TMD 界面的質量很高。

          結論

          使用雙層 ALD 工藝對二維晶體管靜電進行了統計研究,該工藝具有與二維表面兼容的薄高 k 表面。根據實驗和模擬數據,二維單層通道具有非常薄的主體。盡管 2D 晶體管的柵極氧化物厚度和界面沒有優化,但它們對短溝道效應(尤其是 DIBL)表現出非常好的抵抗力。因此,二維 TMD 單層可以被確定為合適的通道材料來替代硅,以保持摩爾定律的縮放比例。



          關鍵詞: 柵極 FET

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