半導(dǎo)體封裝技術(shù)向垂直化方向發(fā)展

前瞻性建模

在設(shè)計(jì)流程的早期使用抽取結(jié)果，可使設(shè)計(jì)人員能夠了解拓?fù)浣Y(jié)構(gòu)和實(shí)現(xiàn)選擇對(duì)系統(tǒng)級(jí)行為產(chǎn)生的影響。在了解信號(hào)負(fù)載、延時(shí)、反射和耦合等情況之后，I/O設(shè)計(jì)人員可實(shí)現(xiàn)更加可靠的片上驅(qū)動(dòng)器。類似地，在設(shè)計(jì)早期使用封裝電源面和片上電源柵格電氣模型，可使設(shè)計(jì)人員對(duì)封裝和芯片之間的去耦電容布置進(jìn)行權(quán)衡，以實(shí)現(xiàn)具有最佳性能、最低成本的設(shè)計(jì)。

利用可行性研究生成的跡線和線綁定長(zhǎng)度，設(shè)計(jì)人員可大致估計(jì)信號(hào)網(wǎng)絡(luò)的寄生參數(shù)。不過，提取功率傳輸系統(tǒng)寄生參數(shù)需要某種形式（即使近似）的物理實(shí)現(xiàn)。不連續(xù)的返回路徑、電源面的共振以及去耦策略取決于物理實(shí)現(xiàn)。因此，在考慮是否分割功率傳輸面以及它們與信號(hào)完整性的交互作用方面，完整的封裝提取為做出最終選擇提供了很好的支持。這種選擇必須在封裝設(shè)計(jì)流程的早期就確定下來；在設(shè)計(jì)流程后期很難改變，即使提取量?jī)H被用于最終驗(yàn)證，或?yàn)橥禄蚩蛻籼峁┳罱K設(shè)計(jì)的電氣模型。

TSV封裝是一種垂直封裝形式，它有望實(shí)現(xiàn)更高的集成密度并支持高帶寬的存儲(chǔ)-邏輯接口。一些看法認(rèn)為，當(dāng)僅憑半導(dǎo)體工藝本身無法實(shí)現(xiàn)芯片縮放時(shí)，TSV封裝可作為實(shí)現(xiàn)這一目標(biāo)的手段。

在TSV技術(shù)中，是利用硅片上的通孔將裸片堆疊并直接相連，而不是采用線綁定或凸點(diǎn)焊接。盡管工藝技術(shù)不斷演進(jìn)，一些方法是先做過孔，而另一些是后做過孔，但都需要高度的協(xié)同設(shè)計(jì)規(guī)劃，以便在考慮局部片上互連的同時(shí)，協(xié)調(diào)基底間的過孔位置。不過，關(guān)鍵的問題是缺少TSV規(guī)劃和實(shí)現(xiàn)工具，而這會(huì)影響該技術(shù)獲得廣泛采用。

堆疊式裸片封裝是另一種垂直封裝形式，它將若干裸片以堆疊方式集成進(jìn)單個(gè)封裝中。與傳統(tǒng)封裝器件相比，這種形式的高度硅集成極大減小了所需的PCB面積。裸片間的緊密堆疊使該方式成為實(shí)現(xiàn)本地化高速、高帶寬互連的理想選擇，進(jìn)一步降低了對(duì)PCB的要求。與PoP技術(shù)相比，堆疊式裸片封裝能以更小的體積和重量提供更高的功能密度，但對(duì)可靠性和測(cè)試的要求必須貫穿在整個(gè)設(shè)計(jì)考慮中。

在開發(fā)過程中，堆疊式裸片封裝的設(shè)計(jì)規(guī)劃至關(guān)重要，這極大地影響到最終產(chǎn)品的復(fù)雜性和成本。

圖1：為充分發(fā)揮3D半導(dǎo)體封裝技術(shù)的潛力，需要有針對(duì)性的設(shè)計(jì)規(guī)劃和分析策略。