鋰離子電池管理芯片的研究及其低功耗設(shè)計(jì) — 數(shù)?；旌想娐返牡凸?/h1>

作者： 時(shí)間：2013-04-25 來(lái)源：網(wǎng)絡(luò)

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2.1數(shù)字電路的低功耗設(shè)計(jì)

2.1.1數(shù)字電路的功耗模型和影響因素

以圖2.1.1所示的最基本的反相器單元為例，CMOS數(shù)字電路的功耗可以分為靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分：

其中，靜態(tài)功耗

式中，第一項(xiàng)是P1和N1同時(shí)導(dǎo)通時(shí)的直流短路電流I SC引起的靜態(tài)功耗;第二項(xiàng)是由漏泄電流引起，包括亞閾值電流和源漏區(qū)與襯底反向偏置時(shí)的漏泄電流。

動(dòng)態(tài)功耗是對(duì)電路節(jié)點(diǎn)等效負(fù)載電容進(jìn)行充放電所消耗的，也稱為開(kāi)關(guān)功耗，可表示為

式中，α0→1是開(kāi)關(guān)活動(dòng)因子，表示每個(gè)時(shí)鐘周期內(nèi)的狀態(tài)跳變次數(shù)，其大小與電路結(jié)構(gòu)、邏輯功能、輸入信號(hào)的狀態(tài)和節(jié)點(diǎn)的初始狀態(tài)有關(guān)，一般地，CMOS電路中有α0→1≤1;CL是等效負(fù)載電容;?是時(shí)鐘頻率;VDD是電源電壓。

在0.18μm及其以上的CMOS電路功耗中，占主導(dǎo)地位的是動(dòng)態(tài)功耗，有時(shí)還需要考慮短路功耗，而在一般情況下，漏泄電流和穩(wěn)態(tài)偏置電流功耗都可以忽略。因此，要降低電路功耗，必然要從降低動(dòng)態(tài)功耗入手，可以說(shuō)，式(2.1.3)是低功耗數(shù)字電路的指導(dǎo)公式。

式(2.1.3)可以看出，降低電路的動(dòng)態(tài)功耗，可以有以下四種途徑：

第一，降低開(kāi)關(guān)活動(dòng)因子α0→1。在每個(gè)時(shí)鐘周期內(nèi)，并不是所有節(jié)點(diǎn)的狀態(tài)都發(fā)生跳變，也不是所有狀態(tài)的跳變都要消耗能量(如1→0的狀態(tài)轉(zhuǎn)變)，所以降低開(kāi)關(guān)活動(dòng)因子的本質(zhì)是，根據(jù)輸入信號(hào)的組合狀況，通過(guò)優(yōu)化算法、邏輯結(jié)構(gòu)等方法，減小不必要的耗能跳變。常采用的方法有，門(mén)控時(shí)鐘技術(shù)、功耗估算/優(yōu)化CAD技術(shù)和降低跳變編碼技術(shù)。由于快速、準(zhǔn)確地估算α0→1有很大的難度，所以急待開(kāi)發(fā)實(shí)用的功耗估算CAD技術(shù);其次，降低α0→1來(lái)降低動(dòng)態(tài)功耗十分有效，并且有很大的潛力，所以這也是低功耗研究的重要方面之一。

第二，降低等效負(fù)載電容CL。CL主要由兩方面構(gòu)成：一方面是后續(xù)門(mén)的輸入門(mén)電容和反相器源漏區(qū)的電容，它們和器件工藝有關(guān);另一方面互連線電容。

因此要降低CL，可以采用優(yōu)化邏輯電路(如減小所用晶體管數(shù)目)、優(yōu)化晶體管尺寸、工藝映射中降低高活動(dòng)因子的電容、版圖中合理布局等方法。可以說(shuō)，在設(shè)計(jì)的各個(gè)層次，都需要考慮到CL對(duì)功耗的影響。

第三，降低工作頻率f.如果僅僅通過(guò)降低電路的頻率來(lái)降低功耗，則它必然是以犧牲速度為代價(jià)的。所以時(shí)鐘(頻率)管理的策略是，在保證電路主頻不變的情況下，通過(guò)多頻率技術(shù)，即在不同系統(tǒng)部分中

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