鋰離子電池管理芯片的研究及其低功耗設(shè)計(jì) — 數(shù)模混合電路的低功
第四,降低工作的電源電壓V DD。由于功耗和電源電壓的平方項(xiàng)成正比,所以這也是降低功耗最有效的方法。但在工藝尺寸確定、一級(jí)近似條件下,電路延遲與VDD滿足下式
即有Td∝(CdVDD)/(VDD-VTH)2,其中W和L分別是器件的柵寬和柵長,μ為載流子遷移率,COX為氧化層電容,VTH為MOS管閾值電壓。
正如圖2.1.2所示,從電路能量、延遲和工作電壓的關(guān)系中可以看出,當(dāng)VDD在2.5VTH到6VTH的范圍內(nèi),延遲和能量延遲積的變化比較平緩,在VDD=3VTH時(shí),這兩者達(dá)到最低值。當(dāng)工作電壓繼續(xù)下降到接近VTH時(shí),延遲將急劇上升。
為了改善VDD下降引起的電路速度下降,可以采用并行或流水線結(jié)構(gòu),但這將使電路面積增大;另外一種補(bǔ)償方法是,通過降低V TH來增大VDD /VTH值,但同時(shí)電路漏泄電流將增加,這時(shí)可以采用可變電壓、可變閾值電壓技術(shù)解決;在一些非關(guān)鍵電路中,也可以采用多電壓、多閾值電壓技術(shù)加以補(bǔ)償。
2.1.2數(shù)字電路的低功耗設(shè)計(jì)方法
在目前ASIC設(shè)計(jì)過程中,常采用的是自頂向下(Top-Down)流程。對(duì)功耗的優(yōu)化也就可以考慮到,在不同的設(shè)計(jì)層次,有目的地選擇上述影響功耗的因素,在給定的性能約束下,實(shí)現(xiàn)功耗最小化的目標(biāo)。
從抽象層次來分,低功耗設(shè)計(jì)可以分為:系統(tǒng)級(jí)、結(jié)構(gòu)級(jí)/算法級(jí)、寄存器傳輸級(jí)、邏輯/門級(jí)和版圖級(jí)。在設(shè)計(jì)的不同層次,影響功耗的因素所起的作用各不相同,因此功耗優(yōu)化的效果也不同;綜合地看,在芯片設(shè)計(jì)時(shí)越早考慮低功耗,取得的效果也越顯著。
1系統(tǒng)、結(jié)構(gòu)級(jí)
在這個(gè)層次上,從系統(tǒng)功能出發(fā),分為靜態(tài)低功耗設(shè)計(jì)和動(dòng)態(tài)功耗管理(Dynamic Power Management,DPM)技術(shù)兩種。靜態(tài)低功耗設(shè)計(jì)是在考慮系統(tǒng)的具體實(shí)現(xiàn)時(shí),采用不同的電路結(jié)構(gòu)和不同的編碼方式,在設(shè)計(jì)階段(如綜合和編輯)實(shí)現(xiàn)低功耗;而動(dòng)態(tài)功耗管理技術(shù)是和運(yùn)行期間的行為密切相關(guān),它需要充分考慮系統(tǒng)和任務(wù)或者和負(fù)載的關(guān)系,做出相應(yīng)的判決,來實(shí)現(xiàn)低功耗。
1)靜態(tài)低功耗方法
①電路結(jié)構(gòu)
并行(Parallelism)結(jié)構(gòu)是將一個(gè)數(shù)據(jù)處理功能模塊分為幾個(gè)相同的子模塊,并行處理數(shù)據(jù),然后選擇對(duì)應(yīng)的輸出。這種方案允許在保持總模塊速度不變的情況下,降低各個(gè)子模塊的電壓、頻率等因素,使總功耗降低,但代價(jià)是將增加芯片的面積。
流水線(Pipeline)結(jié)構(gòu)是在保持總體速度不變的前提下,將數(shù)據(jù)分段后連續(xù)慢速處理,速度余量則可以通過降低電壓來降低功耗。如果和并行結(jié)構(gòu)相結(jié)合,就可以取得更好的功耗節(jié)省效果。
②電壓技術(shù)
和改進(jìn)電路結(jié)構(gòu)一樣,電壓技術(shù)也是為了
評(píng)論