基于Modelsim FLI接口的FPGA仿真技術(shù)

　　1、Modelsim 及 FLI接口介紹

　　Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述語言仿真軟件，可以實(shí)現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設(shè)計(jì)的仿真。除此之外，Modelsim還能夠與 C 語言一起實(shí)現(xiàn)對(duì) HDL 設(shè)計(jì)文件的協(xié)同仿真。同時(shí)，相對(duì)于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使 Modelsim 越來越受到 EDA設(shè)計(jì)者、尤其是 FPGA 設(shè)計(jì)者的青睞。

　　Modelsim的 FLI接口（即 Foreign Language InteRFace）提供了C 語言動(dòng)態(tài)鏈接程序與仿真器的接口，可以通過 C 語言編程對(duì)設(shè)計(jì)文件進(jìn)行輔助仿真。

　　2、協(xié)同仿真系統(tǒng)結(jié)構(gòu)及意義

　　協(xié)同仿真就是利用仿真工具提供的外部接口，用其他程序設(shè)計(jì)語言（非 HDL 語言，如C 語言等）編程，輔助仿真工具進(jìn)行仿真。Modelsim 提供了與 C 語言的協(xié)同仿真接口。以Windows 平臺(tái)為例，用戶通過 modelsim提供的 C 語言接口函數(shù)編程，生成動(dòng)態(tài)鏈接庫，由modelsim調(diào)用這些動(dòng)態(tài)鏈接庫進(jìn)行輔助仿真（圖 1）。

圖 1協(xié)同仿真示意圖

　　Modelsim 與 C 語言協(xié)同仿真一是用于產(chǎn)生測試向量，避免手工編寫測試向量的繁瑣；二是可以根據(jù)程序計(jì)算結(jié)果自動(dòng)檢查仿真結(jié)果正確與否；三是模擬其他模塊（如 RAM）的功能，在系統(tǒng)級(jí)對(duì)設(shè)計(jì)文件仿真。實(shí)際中一般是把一和二結(jié)合在一起，用程序產(chǎn)生仿真向量，一方面輸出給設(shè)計(jì)文件作為輸入，另一方面由程序本身對(duì)該向量計(jì)算，把得到的結(jié)果與仿真器的輸出結(jié)果比較，檢查邏輯是否正確（圖 2）。至于模擬功能，現(xiàn)在已經(jīng)有一些通用芯片的模擬程序，如 denali 可以模擬 RAM 的功能。另外，用戶也可以利用 modelsim 提供的編程接口自己模擬一些芯片的行為，然后與設(shè)計(jì)文件連接到一起仿真。

圖 2 語言測試程序?qū)?VHDL 設(shè)計(jì)的協(xié)同仿真結(jié)構(gòu)圖

　　3、C語言對(duì) VHDL設(shè)計(jì)的協(xié)同仿真

　　3.1 構(gòu)成框圖

　　仿真文件的構(gòu)成如圖 3 所示，包括 HDL 文件和動(dòng)態(tài)鏈接庫（即 C 程序）。圖中 C 程序?qū)?yīng)的 VHDL 文件要負(fù)責(zé)聲明對(duì)應(yīng)的動(dòng)態(tài)連接庫文件名及初始化函數(shù)，另外還可以給出一些調(diào)用參數(shù)。動(dòng)態(tài)鏈接庫中用到的輸入輸出信號(hào)也要在對(duì)應(yīng)的 VHDL 文件中聲明。

圖3 仿真文件構(gòu)成示意圖

　　例如，假定有一個(gè)DLL文件名為sim.dll,對(duì)應(yīng)的初始化函數(shù)為sim_init，有輸入信號(hào)in1，in2，輸出信號(hào) out1，out2，可以這樣編寫對(duì)應(yīng)的 VHDL 文件　　(sim.vhd)：
　　library ieee;
　　use ieee.std_logic_1164.all;
　　entity sim is
　　port(
　　in1: in std_logic;
　　in2: in std_logic;
　　out1: out std_logic;
　　out2: out std_logic;
　　);
　　end entity sim;
　　architecture dll of sim is
　　attribute foreign : string;
　　attribute foreign of dll : architecture is "sim_init sim.dll”
　　begin
　　end;

　　仿真時(shí)，仿真器對(duì)頂層的 HDL 文件進(jìn)行仿真，并根據(jù)各 VHDL 文件的動(dòng)態(tài)鏈接庫聲明來調(diào)用、執(zhí)行相應(yīng)的動(dòng)態(tài)鏈接庫。

　　3.2 動(dòng)態(tài)鏈接庫的程序結(jié)構(gòu)

　　modelsim 在仿真時(shí)，根據(jù) VHDL 文件的聲明，調(diào)用 DLL 文件（如 sim.dll）。在 VHDL文件中已經(jīng)給出了調(diào)用文件(sim.dll)和初始化函數(shù)名（如 sim_init），modelsim根據(jù)這些信息，調(diào)用 sim.dll中的 sim_init 函數(shù)，完成初始化工作。初始化包括：

　　1. 初始化全局變量；
　　2. 設(shè)置 VHDL 輸入輸出信號(hào)與 C 程序變量的對(duì)應(yīng)關(guān)系；
　　3. 設(shè)置輸出信號(hào)的一些初始狀態(tài)（mti_ScheduleDriver）；
　　4. 設(shè)置在仿真器重新仿真（restart）和仿真器退出仿真（quit）等情況下執(zhí)行的一些函
數(shù)（mti_AddRestartCB 和mti_AddQuitCB 等），如釋放動(dòng)態(tài)申請(qǐng)的內(nèi)存等等；
　　5. 設(shè)置敏感表，給出在某些信號(hào)發(fā)生某些變化（如時(shí)鐘上升沿等）時(shí)執(zhí)行的函數(shù)。
　　6. 等等。
 
　　下面結(jié)合 3.1的例子（sim.vhd），給出C 程序的設(shè)計(jì)步驟。