VHDL設(shè)計(jì)中電路簡(jiǎn)化問題的探討

　　３邏輯設(shè)計(jì)對(duì)電路結(jié)構(gòu)的影響

　　還有一個(gè)使電路復(fù)雜化的原因是邏輯電路的輸入項(xiàng)太多以致需占用過多的面積。我們從圖3和圖4兩個(gè)相同功能的邏輯電路和他們對(duì)應(yīng)的VHDL描述來分析。

　　比較兩圖可知，圖3是二級(jí)邏輯門，每個(gè)輸入信號(hào)與不只一個(gè)邏輯門相連，圖4是三級(jí)的邏輯門，每個(gè)輸入信號(hào)只與一邏輯門相連。由于級(jí)數(shù)少，延時(shí)也較少，因此圖3的速度要比圖4快。然而，由于圖３ 的輸入項(xiàng)要比圖4大的多（10:5），因此，占用的面積必然也比圖3大。圖4是圖3通過提取公因數(shù)（例中是B和C）得來的，這是把附加的中間項(xiàng)加到結(jié)構(gòu)描述中去的一種過程，它使輸入到輸出中的邏輯級(jí)數(shù)增加，犧牲速度換來電路占用面積的減少。對(duì)于對(duì)延時(shí)要求不高的情況下采用這種方法分解邏輯電路以達(dá)到減少電路復(fù)雜度的目的。

　　通過以上簡(jiǎn)單、初步的探討，我們可以知道，用VHDL進(jìn)行集成電路的設(shè)計(jì)，牽涉到對(duì)VHDL語言的使用方法和對(duì)設(shè)計(jì)的理解程度。本文討論了以下幾個(gè)簡(jiǎn)化和優(yōu)化電路設(shè)計(jì)的3個(gè)值得注意的方面：

　　（１）在用VHDL進(jìn)行設(shè)計(jì)中要注意避免不必要的寄存器描述。

　　（２）在編寫程序前要先對(duì)整個(gè)設(shè)計(jì)進(jìn)行較深入的了解?熆蒲У幕?分設(shè)計(jì)，多設(shè)想幾種方案行比較的單元取代較多位數(shù)的單元。

　?。ǎ常┰谘訒r(shí)要求不高的情況下，可提取邏輯電路公因子?煱閹?分解成含有中間變量的多級(jí)電路。