克服FPGA I/O引腳分配挑戰(zhàn)(08-100)

　　還可利用PinAhead布局設(shè)計中其它與I/O相關(guān)的邏輯，如BUFG、BUFR、IODELAY、 IDELAYCTRL和DCM。 利用PlanAhead中的“Find”命令，可以方便地定位這些對象和布放點。 要想有選擇地察看的擴展邏輯和邏輯連接，請使用工具中的原理圖視圖(“Schematic” view)。

　　通過在PlanAhead軟件中的某個視圖中選擇特定的I/O相關(guān)邏輯并將其拖動到器件視圖(Device view)中的選定位置，就可以鎖定其布局。

　　PlanAhead軟件將會自動判斷，僅允許將有關(guān)邏輯放在合適的位置。 在拖動設(shè)計中的邏輯對象時，動態(tài)光標(biāo)會顯示出適當(dāng)?shù)牟季治恢谩?/p>

　　步驟4： 為最終核簽(Sign-Off)運行DRC和WASSO

　　一旦完成引腳分配，就可利用 PinAhead豐富的DRC規(guī)則來進行核簽前的DRC檢查，保證在運行PlanAhead軟件實施工具前設(shè)計是無錯的。 工具中的眾多I/O和時鐘相關(guān)規(guī)則可保證I/O布局是合法的。 可利用PlanAhead的DRC對話框來選擇相應(yīng)的規(guī)則。

　　如果工具發(fā)現(xiàn)違反規(guī)則的情況，將會顯示帶有錯誤信息的DRC結(jié)果表。 選擇相應(yīng)的錯誤信息可以更進一步入地了解有關(guān)情況。

　　PlanAhead還提供了加權(quán)平均同步轉(zhuǎn)換輸出(WASSO)分析功能，可幫助識別引腳分配引起的潛在信號完整性問題。 為工具提供PCB設(shè)計的寄生參數(shù)特性，PlanAhead軟件將會分析不同的I/O組以及其近鄰，并報告每一I/O組的利用情況和狀態(tài)。

　　步驟5： 導(dǎo)出I/O引腳分配數(shù)據(jù)

　　你可以將I/O端口列表和封裝引腳信息從PlanAhead軟件導(dǎo)出為CSV格式文件、HDL頭或UCF文件。 CSV文件包括有關(guān)器件封裝引腳的所有信息，以及與設(shè)計相關(guān)的I/O引腳分配和配置。 列表中的封裝引腳部分是數(shù)據(jù)表中定義I/O端口的很好起點。

　　你還可以利用該數(shù)據(jù)表自動生成設(shè)計小組開始PCB布局所需要的PCB原理圖符號。 然而，有時這些符號對于原理圖來說太長了，可能需要將它們縮短為幾個符號。 利用PinAhead中的創(chuàng)建的接口組可以快速做到這一點。

　　以原理圖符號形式提供這些I/O引腳配置為PCB設(shè)計人員開始PCB布局提供了很好的基礎(chǔ)。 因為如果在引腳分配的最初就考慮到PCB接口，那么最很可能與最終的引腳配置比較接近。

　　如果確實需要改變引腳來方便布線，那么改變也比較容易，因為需要改變的引腳可能已經(jīng)在I/O組內(nèi)了。 這種方法不會對FPGA設(shè)計造成太大的影響。 通過在PCB和FPGA設(shè)計人員之間傳遞修改過的引腳布局?jǐn)?shù)據(jù)表或UCF文件，可以保證兩個部分之間的任何修改是同步的。

　　為防止信號噪聲以及支持某些FPGA功能，你還可能希望將未用的引腳或特定配置的引腳連接到VCC或GND。 賽靈思目前正在致力于在PinAhead的下一版本中提供這一功能。通過一個界面方便FPGA設(shè)計人員指導(dǎo)此類引腳，并在輸出的CSV數(shù)據(jù)表中包含相應(yīng)的引腳連接。 這樣PCB設(shè)計人員就可以更容易識別相關(guān)引腳并正確連接之。

　　未來，隨著FPGA集成更復(fù)雜的功能以及使用更先進的封裝，發(fā)展可靠的FPGA和PCB引腳布局方法勢在必行。 PinAhead Lite在幫助實現(xiàn)基于協(xié)同設(shè)計理念的引腳布局策略方面已經(jīng)能夠提供很大幫助，但我們?nèi)匀灰呀?jīng)在致力于改進這一工具以幫助設(shè)計人員更好地應(yīng)對引腳布局方面的挑戰(zhàn)。

　　圖 2 PinAhead 環(huán)境