- 全球電子設計創(chuàng)新領先企業(yè) Cadence設計系統(tǒng)公司 (NASDAQ:CDNS) 日前宣布 QLogic 已采用 Cadence Palladium XP 驗證計算平臺以便加快復雜網絡交換機的設計。QLogic制造光纖通道、10Gb以太網融合網絡和面向存儲和高性能計算 (HPC) 應用的InfiniBand交換機。這些交換機提供了推動全球領先OEM和最終用戶的存儲、數據和HPC網絡向前發(fā)展所需的端口密度和性能。使用Palladium XP系統(tǒng)，QLogic大幅縮短了與開發(fā)復雜的數百萬門 (multi-mi
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Cadence 網絡交換機 QLogic
- Xilinx, Inc. (NASDAQ: XLNX)與 Cadence 設計系統(tǒng)公司 (NASDAQ: CDNS) 今天宣布共同合作開發(fā)了業(yè)界首個用于在硬件成型之前對基于Xilinx Zynq?-7000可擴展式處理平臺(EPP)系統(tǒng)進行系統(tǒng)設計、軟件開發(fā)與測試的虛擬平臺。
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Xilinx Zynq-7000 Cadence
- ARM與Cadence設計系統(tǒng)公司(NASDAQ: CDNS)日前宣布成功流片了業(yè)界首款基于ARM CortexTM-A15 MPCoreTM 處理器的20納米設計。該測試芯片面向TSMC的20納米工藝，由來自ARM、Cadence與TSMC的工程師使用Cadence RTL-to-signoff流程共同開發(fā)完成。今天的聲明是ARM和Cadence在優(yōu)化Cortex-A15處理器設計流程方面合作18個月的成果。
“Cortex-A15是我們迄今為止最高級的ARM處理器。ARM一直致力
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Cadence EDA
- ARM與Cadence設計系統(tǒng)公司今天宣布成功流片了業(yè)界首款基于ARM CortexTM-A15 MPCoreTM 處理器的20納米設計。該測試芯片面向TSMC的20納米工藝，由來自ARM、Cadence與TSMC的工程師使用Cadence RTL-to-signoff流程共同開發(fā)完成。今天的聲明是ARM和Cadence在優(yōu)化Cortex-A15處理器設計流程方面合作18個月的成果。
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Cadence 處理器 Cortex-A15
- 全球電子設計創(chuàng)新領先企業(yè)Cadence 設計系統(tǒng)公司 (NASDAQ: CDNS)，今天宣布頂尖的模擬/混合信號半導體應用晶圓廠X-FAB，已認證Cadence物理驗證系統(tǒng)用于其大多數工藝技術。晶圓廠的認證意味著X-FAB已在其所有工藝節(jié)點中審核認可了Cadence物理實現系統(tǒng)的硅精確性，混合信號客戶可利用其與Cadence Virtuoso和Encounter流程的緊密結合獲得新功能與效率優(yōu)勢。
“創(chuàng)造高級混合信號SoC意味著極大的挑戰(zhàn)，”X-FAB首席技術官Jens Kosch博士說，“我們的客戶
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Cadence SoC
- 2011年10月5日— 全球電子設計創(chuàng)新領先企業(yè)Cadence 設計系統(tǒng)公司 (NASDAQ: CDNS)，今天宣布頂尖的模擬/混合信號半導體應用晶圓廠X-FAB，已認證Cadence物理驗證系統(tǒng)用于其大多數工藝技術。晶圓廠的認證意味著X-FAB已在其所有工藝節(jié)點中審核認可了Cadence物理實現系統(tǒng)的硅精確性，混合信號客戶可利用其與Cadence Virtuoso和Encounter流程的緊密結合獲得新功能與效率優(yōu)勢。
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Cadence 晶圓
- 2011年9月19日 — 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)，今日宣布Giantec Semiconductor Corp.已采用Cadence Virtuoso 統(tǒng)一定制/模擬（IC6.1）以及Encounter 統(tǒng)一數字流程生產其混合信號芯片。Giantec最近采用Cadence軟件設計并成功流片了一款用于低功耗微控制器的存儲器產品，這款低功耗微控制器應用于智能卡、智能電表和消費電子產品。使用Cadence Virtuoso統(tǒng)一定制/模擬流程開發(fā)其混合信號
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Cadence 微控制器
- 1 引言 隨著人們對通信需求的不斷提高，要求信號的傳輸和處理的速度越來越快.相應的高速PCB的應用也越來越廣，設計也越來越復雜.高速電路有兩個方面的含義：一是頻率高，通常認為數字電路的頻率達到或是超過45MHz
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設計 PCB 高速 Cadence 基于
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設計，在性能與上市時間方面都有著明顯的優(yōu)勢。在Cadence的硅實現方法的驅動下，在統(tǒng)一化設計、實現與驗證流程中，通過技術集成和對核心架構與算法大幅改進，基于Encounter的全新流程提供了更快、更具決定性的途徑實現千兆門/千兆赫硅片。
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Cadence 28納米
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司，宣布推出28納米的可靠數字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設計，在性能與上市時間方面都有著明顯的優(yōu)勢。在Cadence的硅實現方法的驅動下，在統(tǒng)一化設計、實現與驗證流程中，通過技術集成和對核心架構與算法大幅改進，基于Encounter的全新流程提供了更快、更具決定性的途徑實現千兆門/千兆赫硅片。通過與Cadence的模擬/混合信號與硅/封裝協同設計領域的無縫綜合，新的數字28納米流程讓設計師能夠全局考慮整個芯片流程，在高性能、低功耗
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Cadence 28納米
- ????????Cadence端到端芯片實現流程幫助基帶芯片生產商提高生產力、改進預測準確性以及縮短產品上市時間
全球領先的電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司，宣布總部位于上海的無線通信基帶和RF處理器解決方案領先供應商展訊通信有限公司已將其芯片設計流程成功遷移到Cadence Silicon Realization，并實現了其首款40納米低功耗GSM/GPRS/EDGE/TD-SCDMA/HSPA商用無線通信
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展訊 40納米 Cadence EDA
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司,今天宣布在幫助ASIC與FPGA設計者們提高驗證效率方面取得最新重大進展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標準的全面支持，600多種新功能擴展了指標驅動型驗證(MDV)的范圍，幫助工程師實現更快、更全面的驗證閉合與硅實現。
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Cadence FPGA
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司，今天宣布中國最大的半導體晶圓廠中芯國際集成電路制造有限公司，已經將Cadence? Silicon Realization產品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設計(DFM)以及低功耗技術的核心。以Cadence Encounter Digital Implementation System為基礎，兩家公司合作為65納米系統(tǒng)級芯片(SoC)設計提供了一個完整的端到端的Silicon Realiza
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中芯國際 Cadence 65納米
- Cadence 設計系統(tǒng)公司12月6日宣布，中國最大的半導體晶圓廠中芯國際集成電路制造有限公司已經將CadenceR Silicon Realization 產品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設計(DFM)以及低功耗技術的核心。以 Cadence Encounter Digital Implementation System 為基礎，兩家公司合作為65納米系統(tǒng)級芯片(SoC)設計提供了一個完整的端到端的 Silicon Realization 流程。
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Cadence 晶圓 可制造性設計
- 幾年前，65nm芯片設計項目已經在中國陸續(xù)開展起來。中國芯片設計企業(yè)已逐步具備65nm芯片的設計能力。同時，由于65nm與以往更大特征尺寸的設計項目確實有很大不同，因此，對一些重要環(huán)節(jié)需要產業(yè)上下游共同關注。
關注一 如何確保IP質量
雖然IP問題與65nm芯片設計并不直接相關，由于他們的一些客戶在實際設計項目中遇到的比較大的問題之一就是IP質量問題，因此應該引起業(yè)界的關注。
隨著芯片設計采用更先進的工藝技術，芯片規(guī)模越來越大，對IP的需求越來越多。
目前不同IP來源，不同代工
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Cadence 芯片 65nm
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