cadence reality 文章 進(jìn)入cadence reality技術(shù)社區(qū)
CADENCE推出第一套完整的定制IC仿真和驗(yàn)證方案
- Cadence發(fā)布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。這是電子設(shè)計(jì)工業(yè)內(nèi)首個(gè)端到端的定制IC模擬與驗(yàn)證解決方案，使用通用、全集成的網(wǎng)表和模型數(shù)據(jù)庫來仿真射頻、模擬、存儲(chǔ)器和混合信號(hào)設(shè)計(jì)及設(shè)計(jì)模塊。這款突破性產(chǎn)品能夠讓設(shè)計(jì)者在仿真引擎間自由切換，而不會(huì)產(chǎn)生任何兼容或解釋問題，從而提高了一致性、精確性和設(shè)計(jì)覆蓋面，同時(shí)縮短了時(shí)間周期并降低了風(fēng)險(xiǎn)。整體效果是該產(chǎn)品降低了采用、支持和擁有成本，并
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Cadence聯(lián)合IBM、三星和特許半導(dǎo)體聯(lián)合推出65納米參考流程
- Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術(shù)的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導(dǎo)體制造和三星。 Cadence與Common Platform技術(shù)合作伙伴緊密合作，開發(fā)65納米流程。它基于Cadence數(shù)字IC設(shè)計(jì)平臺(tái)，包含Encounter Timing System和CPF，可加快低功耗系統(tǒng)級(jí)芯片（So
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數(shù)字IC設(shè)計(jì)平臺(tái)的最新軟件版本
- CADENCE發(fā)布了Cadence Encounter 數(shù)字IC設(shè)計(jì)平臺(tái)的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘?hào)設(shè)計(jì)支持，具有對(duì)角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計(jì)。新平臺(tái)提供了L、XL和GXL三種配置，為先進(jìn)半導(dǎo)體設(shè)計(jì)提供更佳的易用性，更短的設(shè)計(jì)時(shí)間以及更高的性能。 “最新版本Enc
- 關(guān)鍵字： CADENCE DFM ENCOUNTER 電源技術(shù) 模擬技術(shù) EDA IC設(shè)計(jì)
Cadence發(fā)布Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)最新版
- Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布Cadence Encounter® 數(shù)字IC設(shè)計(jì)平臺(tái)的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘?hào)設(shè)計(jì)支持，具有對(duì)角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計(jì)。新平臺(tái)提供了L、XL和GXL三種配置，為先進(jìn)半導(dǎo)體設(shè)計(jì)提供更佳的易用性，更短的設(shè)計(jì)時(shí)間以及更高的性能。 “最新版本Encounter平臺(tái)的發(fā)
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Cadence的Global Route Environment技術(shù)為PCB設(shè)計(jì)制訂新標(biāo)準(zhǔn)
- Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布了面向Cadence® Allegro® PCB設(shè)計(jì)的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計(jì)人員提供了自動(dòng)、智能的規(guī)劃和布線環(huán)境。作為首個(gè)將智能自動(dòng)化引入前所未有領(lǐng)域的自動(dòng)布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計(jì)規(guī)
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Cadence為PCB設(shè)計(jì)制訂新標(biāo)準(zhǔn)Global Route Environment
- Cadence設(shè)計(jì)系統(tǒng)公司今日發(fā)布了面向Cadence® Allegro® PCB設(shè)計(jì)的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計(jì)人員提供了自動(dòng)、智能的規(guī)劃和布線環(huán)境。作為首個(gè)將智能自動(dòng)化引入前所未有領(lǐng)域的自動(dòng)布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計(jì)規(guī)范。 該技術(shù)問世之前，PCB設(shè)計(jì)人員要花費(fèi)幾周或幾個(gè)月的時(shí)間
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CADENCE邏輯設(shè)計(jì)技術(shù)為亞太芯片設(shè)計(jì)商帶來競(jìng)爭(zhēng)優(yōu)勢(shì)
- CADENCE宣布四家亞太芯片設(shè)計(jì)公司——Altek 公司、互芯集成電路有限公司（CoolSand Technologies）、韓國電子通信研究院(ETRI)以及 Moai電子公司已經(jīng)選擇具有全局綜合技術(shù)的 Cadence® Encounter® RTL Compiler解決方案，以改良芯片設(shè)計(jì)，加快上市時(shí)間。Encounter RTL Compiler綜合與Encounter Confo
- 關(guān)鍵字： CADENCE 單片機(jī) 競(jìng)爭(zhēng)優(yōu)勢(shì) 邏輯設(shè)計(jì) 嵌入式系統(tǒng) 通訊 網(wǎng)絡(luò) 無線 亞太芯片設(shè)計(jì)商
飛思卡爾使用CADENCE模擬混合信號(hào)錦囊加速流程開發(fā)
- Cadence宣布飛思卡爾半導(dǎo)體公司已經(jīng)采用Cadence Analog Mixed Signal (AMS) Methodology Kit。飛思卡爾是無線、網(wǎng)絡(luò)、汽車、消費(fèi)和工業(yè)市場(chǎng)的嵌入式半導(dǎo)體設(shè)計(jì)及制造的全球領(lǐng)先企業(yè)。飛思卡爾已經(jīng)采用AMS Methodology Kit以應(yīng)用高級(jí)AMS技術(shù)、流程和方法學(xué)的主要功能。通過使用Cadence錦囊作為其基礎(chǔ)方法學(xué)，飛思卡爾能夠更加迅速地獲取并在全球?qū)嵤?、?nèi)部開發(fā)世界級(jí)設(shè)
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Cadence推出第一套完整支持CPF的解決方案
- Cadence推出了Cadence Low-Power Solution，這是用于低功耗芯片的邏輯設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)的業(yè)界第一套完全集成的、標(biāo)準(zhǔn)化的流程。Cadence Low-Power Solution將領(lǐng)先的設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)技術(shù)與Si2 Common Power Format （CPF）相集成，為IC工程師提供端到端的低功耗設(shè)計(jì)方案。CPF是在設(shè)計(jì)過程初期詳細(xì)定義節(jié)約功耗技術(shù)的標(biāo)準(zhǔn)化格式。通過在整個(gè)設(shè)計(jì)過程中保存低功耗
- 關(guān)鍵字： Cadence CPF 解決方案
掌微科技采用Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)加速GPS芯片設(shè)計(jì)
- Cadence宣布掌微科技（Centrality CommunICations）采用了具有全局綜合技術(shù)的Cadence® Encounter® RTL Compiler和Encounter Conformal® Equivalence Checker設(shè)計(jì)工具，成功加速了其芯片實(shí)體設(shè)計(jì)過程，并大大縮小了芯片尺寸。在Cadence先進(jìn)
- 關(guān)鍵字： Cadence Encounter GPS芯片設(shè)計(jì) 單片機(jī) 嵌入式系統(tǒng) 設(shè)計(jì)平臺(tái) 數(shù)字IC 通訊 網(wǎng)絡(luò) 無線 掌微科技 EDA IC設(shè)計(jì)
CADENCE、MAGMA和EXTREME DA通過Si2開發(fā)行業(yè)標(biāo)準(zhǔn)庫格式
- 在ARM公司, Virage Logic Corporation 公司和Altos Design Automation公司的支持下,Cadence設(shè)計(jì)系統(tǒng)公司、Magma®公司和Extreme DA宣布，在Si2組織的Open Modeling Coalition框架下成功開發(fā)出一種全新的標(biāo)準(zhǔn)統(tǒng)計(jì)分析庫格式。這種開放的統(tǒng)計(jì)庫格式是基于電流源模型。其開發(fā)目的除了促進(jìn)65納米及以下工藝節(jié)點(diǎn)的設(shè)計(jì)工具和方法學(xué)之
- 關(guān)鍵字： CADENCE DA MAGMA和EXTREME Si2 電源技術(shù) 模擬技術(shù) 統(tǒng)計(jì)分析 行業(yè)標(biāo)準(zhǔn)庫格式
CADENCE與中芯提供90納米低功耗解決方案
- Cadence 設(shè)計(jì)系統(tǒng)公司與中芯國際集成電路制造有限公司宣布，兩家公司已經(jīng)聯(lián)合開發(fā)出低功耗數(shù)字設(shè)計(jì)參考流程，支持SMIC先進(jìn)的90納米工藝技術(shù)。該設(shè)計(jì)參考流程包含對(duì)Cadence® Encounter®時(shí)序系統(tǒng)的支持，以滿足設(shè)計(jì)師為計(jì)算機(jī)、消費(fèi)電子、網(wǎng)絡(luò)及無線產(chǎn)品市場(chǎng)開發(fā)集成電路越來越高的需求。 該設(shè)計(jì)參考流程結(jié)合了Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)和Cadence可制造性設(shè)計(jì)(DFM）技術(shù)，攻克
- 關(guān)鍵字： 90納米 CADENCE 單片機(jī) 低功耗 工業(yè)控制 解決方案 嵌入式系統(tǒng) 通訊 網(wǎng)絡(luò) 無線 中芯國際 工業(yè)控制
Cadence發(fā)布推動(dòng)SiP IC設(shè)計(jì)主流化的EDA產(chǎn)品
- Cadence設(shè)計(jì)系統(tǒng)有限公司今日宣布推出業(yè)界第一套完整的能夠推動(dòng)SiP IC 設(shè)計(jì)主流化的EDA產(chǎn)品。 Cadence解決方案針對(duì)目前SiP設(shè)計(jì)中依賴 ‘專家工程’的方式存在的固有局限性，提供了一套自動(dòng)化、 整合的、可信賴并可反復(fù)采用的工藝以滿足無線和消費(fèi)產(chǎn)品不斷提升的需求。這套新產(chǎn)品包括Cadence® Radio Frequency SiP Methodology Kit， 兩款新的
- 關(guān)鍵字： Cadence EDA IC設(shè)計(jì) EDA IC設(shè)計(jì)
Tensilica實(shí)現(xiàn)對(duì)Synopsys和Cadence支持
- TensilicaÒ宣布增加了自動(dòng)可配置處理器內(nèi)核的設(shè)計(jì)方法學(xué)以面對(duì)90納米工藝下普通集成電路設(shè)計(jì)的挑戰(zhàn)。這些增加支持Cadence和Synosys工具的最新能力，包括自動(dòng)生成物理設(shè)計(jì)流程腳本，自動(dòng)輸入用戶定義的功耗結(jié)構(gòu)以及支持串繞分析。 Tensilica利用Synopsys的Power Compiler™的低功耗優(yōu)化能力，同時(shí)在Xtensa LX內(nèi)核和所有設(shè)計(jì)者自定義的擴(kuò)展功能中自動(dòng)的插入精細(xì)度時(shí)鐘門控，從而降低動(dòng)態(tài)功耗。新自動(dòng)生成的Xtensa布線腳本可
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