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          Cadence推出C-to-Silicon Compiler
          
                                                            
            
                    	
          • 　　加州圣荷塞，2008年7月15日——全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種
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          • 關(guān)鍵字：
                        Cadence  SoC  C-to-Silicon Compiler  半導(dǎo)體                          
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          Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
          
                                                            
                                        
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
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          • 關(guān)鍵字：
                        Cadence  C-to-Silicon Compiler                          
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          Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
          
                                                            
                                        
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
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          • 關(guān)鍵字：
                        Cadence  RTL  SoC  IP                          
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          CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
          
                                                            
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設(shè)計需要。該參考流程基于對應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關(guān)鍵可制造性設(shè)計（De
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          • 關(guān)鍵字：
                        CADENCE  Common Platform  ARM  RTL-to-GDSII  低功耗                          
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          Cadence為TSMC提供高級可制造性設(shè)計(DFM)解決方案
          
                                                            
            
                    	
          • 　　Cadence設(shè)計系統(tǒng)公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設(shè)計，面向晶圓廠的40納米生產(chǎn)工藝。
　　Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開發(fā)參考流程，提供低功耗設(shè)計能力和高級DFM方法學(xué)。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
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          • 關(guān)鍵字：
                        Cadence  晶圓  設(shè)計  DFM  低功耗                          
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          Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本
          
                                                            
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設(shè)計，面向晶圓廠的40納米生產(chǎn)工藝。
　　“TSMC和Cadence之間的合作提供了自動化的設(shè)計技術(shù)，這是在高級工藝節(jié)點上實現(xiàn)低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設(shè)計基礎(chǔ)架構(gòu)營銷部高級主管S.T. Juang說。
　　Cadence已經(jīng)在多
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          • 關(guān)鍵字：
                        Cadence  TSMC  DFM                          
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          Cadence與UMC推出65納米低功耗參考設(shè)計流程
          
                                                            
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司 (NASDAQ: CDNS)與領(lǐng)先的全球半導(dǎo)體晶圓廠UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設(shè)計流程，面向UMC 65納米工藝。該參考流程讓客戶能夠在使用UMC的低功耗套件時實現(xiàn)最佳的65納米低功耗設(shè)計，該套件中包含了基于CPF的庫和其他知識產(chǎn)權(quán)。
　　這種65納米低功耗參考流程使用UMC的“Leon”測試芯片作為參考設(shè)計。Leon是一個開放源碼的32位RISC微處理
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          • 關(guān)鍵字：
                        Cadence  UMC  低功耗  Leon  CPF                          
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          Cadence推出對應(yīng)OVM的驗證IP
          
                                                            
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新企業(yè)Cadence 設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布推出首批兩款對應(yīng)開放式驗證方法學(xué)（OVM）的高級測試平臺驗證IP（VIP）產(chǎn)品。這些改進能夠讓迅猛發(fā)展的OVM用戶團體輕松獲得Cadence®指標(biāo)導(dǎo)向型驗證解決方案，可預(yù)測地實現(xiàn)高質(zhì)量驗證閉合。AMBA® 3 AXI ™ 和AMBA AHB™ VIP已經(jīng)在數(shù)百種設(shè)計中得以證明，現(xiàn)在作為多語言的通用驗證組件（Universal Verification Components ,UV
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          • 關(guān)鍵字：
                        Cadence  OVM  驗證IP  VIP                          
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          Cadence強化的高級節(jié)點設(shè)計解決方案對定制IC設(shè)計實現(xiàn)經(jīng)過實際生產(chǎn)驗證的改良
          
                                                            
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克: CDNS)，今天公布了一系列新的定制IC設(shè)計功能，幫助芯片制造商加快大型復(fù)雜設(shè)計的量產(chǎn)化，尤其是在65納米及以下的高級節(jié)點工藝。這些經(jīng)過實際生產(chǎn)證明對Virtuoso?技術(shù)的提升，進一步強化了Cadence用于降低風(fēng)險和提升生產(chǎn)力的同時管理幾何尺寸與復(fù)雜性的全套解決方案。
　　對Virtuoso? 定制設(shè)計平臺的主要改進將會出現(xiàn)在最新版本中，提供更為緊密的可生產(chǎn)性整合、更好的寄生分析，更快的仿真工具，用于精確而高效地驗證
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          • 關(guān)鍵字：
                        Cadence  IC  定制數(shù)字  模擬/混合信號  系統(tǒng)級芯片設(shè)計  Virtuoso                          
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          Cadence新技術(shù)加速模擬和混合信號驗證
          
                                                            
            
                    	
          • 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克: CDNS)，今天宣布Cadence®Virtuoso® Spectre® Circuit Simulator中的高級“turbo”技術(shù)目前已經(jīng)推出，這是業(yè)界領(lǐng)先的模擬SPICE電路仿真器，獲得了全面的晶圓廠支持。這種turbo技術(shù)能夠在提升性能的同時，確保硅片的精確性，讓設(shè)計師能夠驗證他們復(fù)雜的大型模擬設(shè)計，例如PLL(phase-locked loops)、ADC(analog-to-di
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          • 關(guān)鍵字：
                        Cadence  turbo  Cadence?Virtuoso? Spectre? Circuit Simulator                          
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          Cadence聯(lián)手香港科技園
          
                                                            
            
                    	
          • 中國香港，2008年2月19日——全球電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計系統(tǒng)公司(納斯達克: CDNS)今天宣布香港科技園公司（香港科技園）已經(jīng)選擇Cadence為其通信、無線、移動和多媒體產(chǎn)業(yè)的客戶提供更先進的EDA技術(shù)和解決方案。通過與Cadence的合作，香港科技園幫助香港政府為眾多中小型IC企業(yè)提供支持。此外，該合作關(guān)系再次確認了Cadence做為EDA供應(yīng)商在香港的領(lǐng)先地位。

“通過我們與全球領(lǐng)先的EDA供應(yīng)商Cadence的合作，香港IC設(shè)計平臺已
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          • 關(guān)鍵字：
                        Cadence 香港科技園                          
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          CADENCE硬件仿真器在Ethernet交換芯片驗證中的應(yīng)用
          
                                                            
            
                    	
          • 　　隨著網(wǎng)絡(luò)通信的高速發(fā)展，集成多種內(nèi)容的以太網(wǎng)交換芯片在網(wǎng)絡(luò)通信中起著越來越重要的作用，如何加快以太網(wǎng)交換芯片的開發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了CADENCE硬件仿真器Palladium作為驗證加速平臺。
　　1 概述
　　隨著網(wǎng)絡(luò)通信的高速發(fā)展，集成多種內(nèi)容的以太網(wǎng)交換芯片在網(wǎng)絡(luò)通信中起著越來越重要的作用，如何加快以太網(wǎng)交換芯片的開發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了Cadence硬件仿真器Palladium作為驗證加速平臺。
　　Cad
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                        CADENCE                          
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          Cadence攜手ARM為多核與低功耗器件提供參考方法學(xué)
          
                                                            
            
                    	
          • 　　Cadence設(shè)計系統(tǒng)公司與ARM 宣布推出兩種由它們聯(lián)合開發(fā)的新的實現(xiàn)參考方法學(xué)，一種用于ARM11(TM) MPCore(TM)多核處理器，另一種用于ARM1176JZF-S(TM)處理器的低功耗實現(xiàn)，后者集成了ARM® Intelligent Energy Manager (IEM(TM))技術(shù)。針對這兩款A(yù)RM處理器的這些Cadence參考方法學(xué)是兩個公司緊密合作的成果，為設(shè)計多核、低功耗器件的共同客戶提供了增強的設(shè)計解決方案。
　　“Cadence低功耗解決方案包括Encounte
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          • 關(guān)鍵字：
                        嵌入式系統(tǒng)  單片機  Cadence  ARM  處理器  MCU和嵌入式微處理器                          
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          CADENCE改進企業(yè)驗證產(chǎn)品提高工程師效率
          
                                                            
            
                    	
          • 　　Cadence設(shè)計系統(tǒng)公司宣布為Cadence® Incisive® Enterprise驗證產(chǎn)品系列添加全新技術(shù)，讓工程師團隊能夠解決多模式手機、游戲機和HD-DVD播放器等產(chǎn)品越來越復(fù)雜的芯片設(shè)計問題。Incisive技術(shù)目前為新開發(fā)的開放型驗證方法學(xué)(OVM)提供支持，這是一種強大的全新面向方面生成引擎，也是Cadence事務(wù)型加速(TBA)的第二代，為多測試平臺語言提供本征支持，在不同驗證語言和各種與生產(chǎn)效率有關(guān)的方面都進行了改良。這種全新的面向方面生成引擎利用面向方面編程(A
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                        嵌入式系統(tǒng)  單片機  Cadence  HD-DVD  消費電子                          
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          Cadence喜迎第100家Encounter Timing System用戶
          
                                                            
            
                    	
          • 　　Cadence設(shè)計系統(tǒng)公司宣布創(chuàng)新的 Cadence® Encounter® Timing System 簽收解決方案自從一年前推出以來，已經(jīng)為100家客戶所采用和配置。Encounter Timing System目前已經(jīng)被TSMC、Freescale 半導(dǎo)體和智原科技.等公司采用，在無論是網(wǎng)絡(luò),通訊器件還是微處理器和圖形芯片等尖端芯片的設(shè)計和開發(fā)上扮演著重要角色。Encounter Timing System目前正在被第99和100家客戶使用，他們是新成立不久的Luminary M
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          • 關(guān)鍵字：
                        消費電子  Cadence  圖形芯片  微處理器  消費電子                          
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