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          EEPW首頁 >> 主題列表 >> cadence reality

          Cadence優(yōu)化全流程數(shù)字與簽核及驗證套裝,支持Arm Cortex-A75、Cortex-A55 CPU及Arm Mali-G72 GPU

          •   楷登電子(美國Cadence公司)今日宣布,其全流程數(shù)字簽核工具和Cadence? 驗證套裝的優(yōu)化工作已經(jīng)發(fā)布,支持最新Arm? Cortex?-A75和Cortex-A55 CP,基于Arm DynamIQ?技術(shù)的設(shè)計,及Arm Mali?-G72 GPU,可廣泛用于最新一代的高端移動應(yīng)用、機(jī)器學(xué)習(xí)及消費(fèi)電子類芯片。為加速針對Arm最新處理器的設(shè)計,Cadence為Cortex-A75和Cortex-A55 CPU量身開發(fā)全新7n
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          千人盛會開幕,2017 Cadence全球用戶大會 CDNLive登陸上海

          •   楷登電子(美國Cadence公司)宣布即將于8月22日(星期二)在上海浦東嘉里大酒店舉辦一年一度的中國用戶大會——CDNLive China 2017。以“聯(lián)結(jié),分享,啟發(fā)!”為主題的CDNLive大會將集聚超過1000位IC行業(yè)從業(yè)者,包括IC設(shè)計工程師、系統(tǒng)開發(fā)者與業(yè)界專家,將分享重要半導(dǎo)體設(shè)計領(lǐng)域的解決方案和成功經(jīng)驗,讓參與者獲得知識、靈感與動力,并為實現(xiàn)高階半導(dǎo)體芯片、SoC設(shè)計和系統(tǒng)挑戰(zhàn)提供解決方案。詳細(xì)的會議信息及報名請瀏覽www.cdnlive.com  CDNLiv
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          Cadence推出針對最新移動和家庭娛樂應(yīng)用的Tensilica HiFi 3z DSP架構(gòu)

          •   楷登電子(美國 Cadence 公司)今天宣布推出針對最新移動和家庭娛樂應(yīng)用中系統(tǒng)級芯片(SoC)設(shè)計的Cadence? Tensilica? HiFi 3z DSP IP內(nèi)核 。其應(yīng)用包括智能手機(jī)、增強(qiáng)現(xiàn)實(AR)/ 3D眼鏡、數(shù)字電視和機(jī)頂盒(STB)等。比較在業(yè)界音頻DSP內(nèi)核發(fā)貨量站主導(dǎo)地位的前一代產(chǎn)品HiFi 3 DSP ,新的HiFi 3z架構(gòu)將可提供超過1.3
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          【E問E答】設(shè)計自己專用處理器該怎么完成?

          •   做芯片設(shè)計的各位,在某個時刻,你也許會產(chǎn)生一個想法,“為什么不自己設(shè)計一個處理器呢?”或許是手頭的處理器并不好用;或許是想用的處理器貴的離譜;或許是你希望做出差異化的產(chǎn)品;又或者僅僅因為它是個誘人的挑戰(zhàn),你想嘗試一下...既然如此,我很高興能和你討論一下怎么完成這個任務(wù)?! 〗桓段铩 ∥覀兿葟慕Y(jié)果說起,也就是這項任務(wù)的最終交付物。這里不妨參考ARM處理器核的deliverables。當(dāng)然,如果只是一個自己用的專用處理器,不一定要有這么完整的交付物。  硬件:主要是處理器相關(guān)的RTL代碼,驗證環(huán)境,ED
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          Cadence針對Palladium Z1仿真平臺發(fā)布VirtualBridge適配器,軟件初啟時間最高可縮短三個月

          •   楷登電子(美國Cadence公司)今日正式發(fā)布全新VirtualBridge?適配器。較傳統(tǒng)RTL仿真,基于虛擬仿真技術(shù)的VirtualBridge?適配器可以加速硅前驗證階段的軟件初啟。同時,VirtualBridge適配器與傳統(tǒng)在線(In-Circuit)仿真應(yīng)用模式互為補(bǔ)充,通過Cadence? Palladium? Z1企業(yè)級仿真平臺,可以讓軟件設(shè)計師提前3個月開始進(jìn)行硅前軟件驗證工作。如需了解更多內(nèi)容,請訪問www.cadence.com/go/virtualbridge
          • 關(guān)鍵字: Cadence  VirtualBridge  

          全新Cadence Virtuoso系統(tǒng)設(shè)計平臺幫助實現(xiàn)IC、封裝和電路板無縫集成的設(shè)計流程

          •   楷登電子(美國Cadence公司)今日發(fā)布全新Cadence? Virtuoso? System Design Platform(Virtuoso系統(tǒng)設(shè)計平臺),結(jié)合Cadence Virtuoso平臺與Allegro? 及Sigrity?技術(shù),打造一個正式的、優(yōu)化的自動協(xié)同設(shè)計與驗證流程。多項跨平臺技術(shù)的高度集成幫助設(shè)計工程師實現(xiàn)芯片、封裝和電路板的同步和協(xié)同設(shè)計。這一過程在此之前只能通過手動完成,全新Virtuoso系統(tǒng)設(shè)計平臺可以實現(xiàn)流
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          Cadence擴(kuò)展JasperGold平臺用于高級形式化RTL簽核

          •   楷登電子(美國Cadence公司)今日正式發(fā)布JasperGold? 形式驗證平臺擴(kuò)展版,引入高級形式化驗證技術(shù)的JasperGold Superlint和Clock Domain Crossing (CDC)應(yīng)用,以滿足JasperGold形式驗證技術(shù)在RTL設(shè)計領(lǐng)域的簽核要求。較現(xiàn)有驗證解決方案,Superlint和CDC應(yīng)用提高了IP設(shè)計質(zhì)量,后期RTL變更最高減少80%, IP開發(fā)時間縮短4周。如需了解更多關(guān)于JasperGold技術(shù)
          • 關(guān)鍵字: Cadence  RTL  

          Cadence數(shù)字、簽核與定制/模擬工具助力實現(xiàn)三星7LPP和8LPP工藝技術(shù)

          •   楷登電子(美國 Cadence 公司) 今日宣布其數(shù)字、簽核與定制/模擬工具成功在三星電子公司7LPP和8LPP工藝技術(shù)上實現(xiàn)。較前代高階工藝節(jié)點(diǎn)FinFET技術(shù),7LPP和8LPP工藝技術(shù)不僅進(jìn)一步優(yōu)化了功耗、性能和面積特性,擴(kuò)展能力也更為出色。目前,客戶已經(jīng)可以應(yīng)用下一代技術(shù)開始早期設(shè)計?! adence定制/模擬、數(shù)字和簽核工具全面滿足三星工藝需求,支持實現(xiàn)7LPP和8LPP工藝技術(shù);三星客戶可開發(fā)各類復(fù)雜的高階節(jié)點(diǎn)設(shè)計,充分滿足移動市場和其他垂直市場的應(yīng)用需求。
          • 關(guān)鍵字: Cadence  7LPP  

          Cadence弄潮神經(jīng)網(wǎng)絡(luò),發(fā)布高性能DSP IP

          • 作者 王瑩  近日,Cadence發(fā)布了首款面向汽車、監(jiān)控、無人機(jī)和移動市場的神經(jīng)網(wǎng)絡(luò)DSP IP,引起了業(yè)界的關(guān)注。 Cadence公司Tensilica事業(yè)部資深市場群總監(jiān)Steve Roddy專程來到北京,向媒體介紹其特點(diǎn)?! ≡谏窠?jīng)網(wǎng)絡(luò)的器件方面,英偉達(dá)主宰了通用GPU。此次Cadence Tensilica發(fā)布的神經(jīng)網(wǎng)絡(luò)DSP IP則是面向嵌入式芯片。  通常其他友商的方案是面向一個卷積神經(jīng)網(wǎng)絡(luò)(CNN)層,而最新的Cadence Tensilica Vision C5 DSP由于可配置,可以面
          • 關(guān)鍵字: Cadence  神經(jīng)網(wǎng)絡(luò)DSP IP  Steve Roddy  201706  

          Cadence弄潮神經(jīng)網(wǎng)絡(luò),發(fā)布高性能DSP IP

          •   近日,Cadence發(fā)布了首款面向汽車、監(jiān)控、無人機(jī)和移動市場的神經(jīng)網(wǎng)絡(luò)DSP?IP,引起了業(yè)界的關(guān)注?! 嶋H上,多家公司正在推出或研制神經(jīng)網(wǎng)絡(luò)IP、c/解決方案。Cadence的方案有何優(yōu)勢?Cadence公司Tensilica事業(yè)部資深市場群總監(jiān)Steve?Roddy為此專程來到北京,向媒體介紹其特點(diǎn)?! ision?C5概況  在神經(jīng)網(wǎng)絡(luò)的器件方面,英偉達(dá)主宰了通用GPU。此次Cadence?Tensilica發(fā)布的神經(jīng)網(wǎng)絡(luò)DSP?IP則是面
          • 關(guān)鍵字: Cadence  芯片  

          Cadence發(fā)布業(yè)界首款面向汽車、監(jiān)控、無人機(jī)和移動市場的神經(jīng)網(wǎng)絡(luò)DSP IP

          •   楷登電子(美國Cadence公司)今日正式公布業(yè)界首款獨(dú)立完整的神經(jīng)網(wǎng)絡(luò)DSP —Cadence? Tensilica? Vision C5 DSP,面向?qū)ι窠?jīng)網(wǎng)絡(luò)計算能力有極高要求的視覺設(shè)備、雷達(dá)/光學(xué)雷達(dá)和融合傳感器等應(yīng)用量身優(yōu)化。針對車載、監(jiān)控安防、無人機(jī)和移動/可穿戴設(shè)備應(yīng)用,Vision C5 DSP 1TMAC/s的計算能力完全能夠勝任所有神經(jīng)網(wǎng)絡(luò)的計算任務(wù)。如需了解更多內(nèi)容,請參訪www.cadence.co
          • 關(guān)鍵字: Cadence  DSP  

          應(yīng)用Cadence Protium S1,晶晨半導(dǎo)體大幅縮短多媒體SoC軟硬件集成時間

          •   楷登電子(美國 Cadence 公司)今日宣布,憑借Cadence? Protium? S1 FPGA原型驗證平臺,晶晨半導(dǎo)體(Amlogic)成功縮短其多媒體系統(tǒng)級芯片(SoC)設(shè)計的上市時間?;赑rotium S1平臺,晶晨加速實現(xiàn)了軟/硬件(HW/SW)集成流程,上市時間較傳統(tǒng)軟硬件集成工藝縮短 2 個月。如需了解Protium S1 FPGA原型設(shè)計平臺的詳細(xì)內(nèi)容,請訪問www.cadence
          • 關(guān)鍵字: Cadence  Protium   

          Cadence發(fā)布7納米工藝Virtuoso先進(jìn)工藝節(jié)點(diǎn)擴(kuò)展平臺

          •   楷登電子(美國Cadence公司)今日正式發(fā)布針對7nm工藝的全新Virtuoso® 先進(jìn)工藝節(jié)點(diǎn)平臺。通過與采用7nm FinFET工藝的早期客戶展開緊密合作,Cadence成功完成了Virtuoso定制設(shè)計平臺的功能拓展,新平臺能幫助客戶管理由于先進(jìn)工藝所導(dǎo)致的更復(fù)雜的設(shè)計以及特殊的工藝效應(yīng)。新版Virtuoso先進(jìn)工藝平臺同樣支持所有主流FinFET先進(jìn)節(jié)點(diǎn),性能已得到充分認(rèn)證;同時提高了7nm工藝的設(shè)計效率。   為了應(yīng)對7nm設(shè)計的眾多技術(shù)挑戰(zhàn),Virtuoso先進(jìn)工藝平臺提供豐富
          • 關(guān)鍵字: Cadence  Virtuoso  

          【E課堂】簡介:國內(nèi)流行的PCB設(shè)計軟件

          •   PCB設(shè)計軟件就是以電路原理圖為根據(jù),實現(xiàn)電路設(shè)計所需的功能。電路板的設(shè)計主要指版圖設(shè)計,需要考慮元器件和連線的整體布局,包括內(nèi)部電子元件的優(yōu)化布局;金屬連線和通孔的優(yōu)化布局;電磁防護(hù);散熱等各種因素。優(yōu)秀的PCB設(shè)計能夠達(dá)到良好的電路性能和散熱性能,節(jié)約生產(chǎn)成本。PCB設(shè)計需要借助計算機(jī)輔助設(shè)計(EDA)實現(xiàn)。下面介紹幾款國內(nèi)流行的PCB設(shè)計軟件。   Protel/Altium Designer   國內(nèi)低端設(shè)計的主流,簡單易學(xué),適合初學(xué)者。國內(nèi)使用protel還是有相當(dāng)有市場,畢竟小公司
          • 關(guān)鍵字: PADS  Cadence  

          Cadence發(fā)布大規(guī)模并行物理簽核解決方案Pegasus驗證系統(tǒng)

          •   楷登電子(美國 Cadence 公司)今日正式發(fā)布Pegasus?驗證系統(tǒng),該云計算(cloud-ready)大規(guī)模并行物理簽核解決方案將助工程師縮短先進(jìn)節(jié)點(diǎn)IC的上市時間。Pegasus?驗證系統(tǒng)解決方案是全流程Cadence數(shù)字設(shè)計與簽核套件的新成員,可擴(kuò)展至數(shù)百CPU,設(shè)計規(guī)則檢查(DRC)性能最高可提升10倍,周轉(zhuǎn)時間較上一代Cadence? 解決方案由數(shù)日降至數(shù)小時。如需了解Pegasus驗證系統(tǒng)的詳細(xì)內(nèi)容,請參訪www.cadence.com/go/pegas
          • 關(guān)鍵字: Cadence  Pegasus  
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