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cpld-jtag接口
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基于CoolRunner CPLD的MP3應(yīng)用開發(fā)板的設(shè)計(jì)與實(shí)現(xiàn)
- 本文介紹了基于CoolRunner CPLD的MP3應(yīng)用開發(fā)板的設(shè)計(jì)流程，驗(yàn)證了利用現(xiàn)有IP Core設(shè)計(jì)的可行性和高效性。在設(shè)計(jì)過(guò)程中，硬件（實(shí)驗(yàn)評(píng)估板）的設(shè)計(jì)和基于IP Core的算法設(shè)計(jì)可同步進(jìn)行，避免了兩者因異步帶來(lái)的設(shè)計(jì)周期的延長(zhǎng)。實(shí)踐證明本文的設(shè)計(jì)思路和實(shí)現(xiàn)方法是一種靈活、快速、可靠地開發(fā)數(shù)字系統(tǒng)平臺(tái)的設(shè)計(jì)方案。
- 關(guān)鍵字： CoolRunner CPLD MP3 應(yīng)用開發(fā)
基于CPLD與絕對(duì)式編碼器的高精度高速伺服單元
- 本設(shè)計(jì)已經(jīng)完成了硬件及軟件的全部設(shè)計(jì)，讀取帶有絕對(duì)式編碼器的電動(dòng)機(jī)轉(zhuǎn)子的任何一個(gè)位置數(shù)據(jù)只需31μs，通信速率可達(dá)2.5Mb/s，將本設(shè)計(jì)集成在伺服驅(qū)動(dòng)單元中，驅(qū)動(dòng)和控制電動(dòng)機(jī)轉(zhuǎn)數(shù)可達(dá)6000轉(zhuǎn)/分，控制電動(dòng)機(jī)轉(zhuǎn)子的位置精度可達(dá)μM級(jí)。
- 關(guān)鍵字： CPLD 絕對(duì)式編碼器 高精度 高速伺服單元
基于Verilog簡(jiǎn)易UART的FPGA/CPLD實(shí)現(xiàn)
- 基于Verilog簡(jiǎn)易UART的FPGA/CPLD實(shí)現(xiàn),目標(biāo)：在xo640上實(shí)現(xiàn)一個(gè)簡(jiǎn)單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲(chǔ)，用FIFO實(shí)現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過(guò)開發(fā)板上的串口經(jīng)CPLD訪問(wèn)各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等，極大方便后期的開發(fā)和調(diào)試。
- 關(guān)鍵字： FPGA/CPLD 實(shí)現(xiàn) UART 簡(jiǎn)易 Verilog 基于
CPLD在線纜快速測(cè)試技術(shù)中的應(yīng)用
- 1.引言隨著電子技術(shù)的發(fā)展，復(fù)雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice）以其高速、高...
- 關(guān)鍵字： CPLD 線纜快速測(cè)試
基于CPLD/FPGA高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)
- 0引言傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般采用單片機(jī)，系統(tǒng)大多通過(guò)PCI總線完成數(shù)據(jù)的傳輸。其缺點(diǎn)是數(shù)學(xué)運(yùn)算能力差...
- 關(guān)鍵字： CPLD FPGA 數(shù)據(jù)采集系統(tǒng)
基于DSP與CPLD的多通道數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)
- 基于DSP與CPLD的多通道數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì),用于實(shí)時(shí)控制系統(tǒng)的嵌入式系統(tǒng)經(jīng)常需要對(duì)模擬量進(jìn)行測(cè)量，通常的方法是以MCU為主產(chǎn)生采集控制時(shí)序控制模數(shù)轉(zhuǎn)換器，并通過(guò)中斷或查詢的方式讀取轉(zhuǎn)換后的結(jié)果。由MCU產(chǎn)生采集控制時(shí)序?qū)⒄加幂^多的系統(tǒng)軟硬件資源。而在
- 關(guān)鍵字： 系統(tǒng) 設(shè)計(jì) 數(shù)據(jù)采集 通道 DSP CPLD 基于
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