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結(jié)合超寬帶測距和雷達(dá)功能以實(shí)現(xiàn)高級(jí)IoT應(yīng)用 11.14珠海｜與泰克共探半導(dǎo)體產(chǎn)業(yè)鏈來這里瞧瞧NXP技術(shù)培訓(xùn)視頻吧>> 來學(xué)習(xí)NXP基于i.MX處理器的工業(yè)解決方案吧！

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cpld-jtag接口文章進(jìn)入cpld-jtag接口技術(shù)社區(qū)

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?

VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?,【摘　要】　通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
關(guān)鍵詞：VHDL，F(xiàn)PGA／CPLD，EDA
關(guān)鍵字：開發(fā) 應(yīng)用 CPLD FPGA 語言 VHDL

基于CPLD的信道編解碼器的設(shè)計(jì)與實(shí)現(xiàn)

摘要：設(shè)計(jì)是以信道的編解碼的思想，實(shí)現(xiàn)信道的編解過程，通過用VHDL語言對(duì)Altera公司生產(chǎn)的可編程邏輯器件CPLD進(jìn)行編程，從而實(shí)現(xiàn)HDB3碼編解碼過程，同時(shí)也可采用原理圖的形式用CPLD實(shí)現(xiàn)卷積碼編解碼器。通過本次設(shè)
關(guān)鍵字： CPLD 信道編解碼器

基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)實(shí)例

1引言CPLD（ComplexprogrammableLogicDevice，復(fù)雜可編程邏輯器件）和FPGA（FieldprogrammableGatesArray...
關(guān)鍵字： CPLD FPGA 半整數(shù)分頻器

基于CPLD和VS1011E解碼器的電梯語音系統(tǒng)

1引言語音系統(tǒng)是電梯不可缺少的部分，用于樓層報(bào)數(shù)、方向提示、報(bào)警告示、消防對(duì)講以及廣告宣傳等。傳...
關(guān)鍵字： CPLD VS1011E 寄存器

基于CPLD的DSP與聲卡接口技術(shù)

1引言使用復(fù)雜可編程邏輯器件(CPLD)可提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本，同時(shí)它...
關(guān)鍵字： DSP CPLD 聲卡接口技術(shù)

單片機(jī)脈沖信號(hào)源的CPLD實(shí)現(xiàn)方案

單片機(jī)產(chǎn)生的脈沖信號(hào)源由于是靠軟件實(shí)現(xiàn)的，所以輸出頻率及步進(jìn)受單片機(jī)時(shí)鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號(hào)源，脈沖信號(hào)源的參數(shù)(頻率、占空比)由工控機(jī)通過I／O板卡設(shè)置
關(guān)鍵字：實(shí)現(xiàn) 方案 CPLD 信號(hào)源脈沖單片機(jī)

基于CPLD的DSP與聲卡的接口技術(shù)

基于CPLD的DSP與聲卡的接口技術(shù),1引言使用復(fù)雜可編程邏輯器件(CPLD)可提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本，同時(shí)它不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線編程等高級(jí)特性，因而可用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線接
關(guān)鍵字：接口技術(shù) 聲卡 DSP CPLD 基于

CPLD在DSP系統(tǒng)中的應(yīng)用設(shè)計(jì)

摘要：以Altera公司MAX7000系列為代表，介紹了CPLD在DSP系統(tǒng)中的應(yīng)用實(shí)例。該方案具有一定的普遍適用性。
關(guān)鍵詞： RESET BOOT HPI CPLD的延時(shí) 時(shí)序 DSP的速度較快，要求譯碼的速度也必須較快。利用
關(guān)鍵字： CPLD DSP 系統(tǒng) 中的應(yīng)用

單片機(jī)+CPLD的多路精確延時(shí)控制系統(tǒng)

1 引言
現(xiàn)代控制系統(tǒng)中控制對(duì)象可能是復(fù)雜、分散的，而且往往是并行、獨(dú)立工作的，但整體上它們是相互關(guān)聯(lián)的有機(jī)組合。因此，控制信號(hào)的時(shí)序邏輯則要求更加精確。CPLD單片機(jī)為控制系統(tǒng)提供了技術(shù)支持，由CPLD和
關(guān)鍵字：控制系統(tǒng) 延時(shí) 精確 CPLD 單片機(jī)

利用P89C669的23 b的線性地址并采用CPLD外部擴(kuò)展

利用P89C669的23 b的線性地址并采用CPLD外部擴(kuò)展,采用CPLD增強(qiáng)單片機(jī)P89C669外部設(shè)備擴(kuò)展能力 2007.08.15 來自：現(xiàn)代電子技術(shù) P89C669是PHILIPS半導(dǎo)體一款51MX(存儲(chǔ)器擴(kuò)展)內(nèi)核的微處理器，其指令執(zhí)行速度2倍于標(biāo)準(zhǔn)的80C51器件，線性地址經(jīng)擴(kuò)展后可支持高達(dá)8 MB的
關(guān)鍵字： CPLD 外部擴(kuò)展采用地址 P89C669 線性利用

CPLD的串口通信設(shè)計(jì)

一、硬件電路設(shè)計(jì)　　本文選用CPLD 是ALTERA 公司的EPM240T100，結(jié)合MAX232 接口芯片進(jìn)行串口通信設(shè)計(jì)，框圖如下圖1 所示?！　?　　圖1 CPLD串口通信模塊硬件設(shè)計(jì)　　二、VHDL程序模塊設(shè)計(jì)及描述　　使用VHDL 對(duì)CPL
關(guān)鍵字：設(shè)計(jì) 通信串口 CPLD

CPLD為控制核心16位高精度數(shù)字電壓表設(shè)計(jì)

　　本系統(tǒng)是用CPLD實(shí)現(xiàn)的智能數(shù)字電壓表。隨著EDA技術(shù)的廣泛應(yīng)用，CPLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主要手段，CPLD目前正朝著更高速、更高集成度、更強(qiáng)功能和更靈活的方向發(fā)展。
關(guān)鍵字：電壓表設(shè)計(jì) 數(shù)字高精度控制核心 CPLD

基于CPLD和VS1011E解碼器的電梯語音系統(tǒng)設(shè)計(jì)

　　語音系統(tǒng)是電梯不可缺少的部分，用于樓層報(bào)數(shù)、方向提示、報(bào)警告示、消防對(duì)講以及廣告宣傳等。傳統(tǒng)語音系統(tǒng)絕大多數(shù)采用語音器存儲(chǔ)和播放語音，但存在比如外電路復(fù)雜、音質(zhì)差、成本高、容量小以及語音不易更改等缺陷。鑒于此，設(shè)計(jì)了一款基于CPLD和VS1011E解碼器的電梯語音系統(tǒng)。
關(guān)鍵字：語音系統(tǒng) 設(shè)計(jì) 電梯解碼器 CPLD VS1011E 基于

基于CPLD的單片機(jī)與PCI接口設(shè)計(jì)解決方案

8位單片機(jī)在嵌入式系統(tǒng)中應(yīng)用廣泛，然而讓它直接與PCI總線設(shè)備打交道卻有其固有缺陷。8位單片機(jī)只有16位地址線，8位數(shù)據(jù)端口，而PCI總線2.0規(guī)范中，除了有32位地址數(shù)據(jù)復(fù)用AD[3～0]外，還有FRAME、IRDY、TRDY等重要的
關(guān)鍵字：設(shè)計(jì) 解決方案接口 PCI CPLD 單片機(jī) 基于

高速數(shù)據(jù)采集系統(tǒng)中精確時(shí)標(biāo)的CPLD實(shí)現(xiàn)方法

高速數(shù)據(jù)采集系統(tǒng)中精確時(shí)標(biāo)的CPLD實(shí)現(xiàn)方法,本文介紹一種利用復(fù)雜可編程邏輯器件給高速數(shù)據(jù)采集系統(tǒng)中的采集數(shù)據(jù)貼上精確時(shí)間標(biāo)簽的方法，并利用MAX PLUSⅡ開發(fā)環(huán)境驗(yàn)證設(shè)計(jì)方案的正確性。此設(shè)計(jì)方案已經(jīng)成功地應(yīng)用到自行設(shè)計(jì)的高速數(shù)據(jù)采集卡中。
關(guān)鍵詞
關(guān)鍵字： CPLD 實(shí)現(xiàn) 方法標(biāo)的精確數(shù)據(jù)采集系統(tǒng) 高速

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cpld-jtag接口介紹

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cpld-jtag接口電路

利用CPLD實(shí)現(xiàn)多路數(shù)據(jù)采集
CPLD單穩(wěn)態(tài)電子電路設(shè)計(jì)詳解
采用CPLD電器定時(shí)開關(guān)控制系統(tǒng)電路
單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)

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基于DSP+CPLD的斷路器智能控制單元設(shè)計(jì)

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CPLD／FPGA高級(jí)應(yīng)用開發(fā)指南-283頁-10.6M.rar.
Altera-FPGA／CPLD設(shè)計(jì)-基礎(chǔ)篇-332頁-24.5M.rar
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