dds+pll 文章 進入dds+pll技術(shù)社區(qū)
改善分數(shù)分頻鎖相環(huán)合成器中的整數(shù)邊界雜散狀況
- 您曾設計過具有分數(shù)頻率合成器的鎖相環(huán)(PLL)嗎?這種合成器在整數(shù)通道上看起來很棒，但在只稍微偏離這些整數(shù)通道的頻率點上雜散就會變得高很多，是吧?如果是這樣的話，您就已經(jīng)遇到過整數(shù)邊界雜散現(xiàn)象了 —— 該現(xiàn)象發(fā)生在載波的偏移距離等于到最近整數(shù)通道的距離時。 例如，若是鑒相器頻率為100MHz，輸出頻率為2001MHz，那么整數(shù)邊界雜散將為1MHz的偏移量。在這種情況下，1MHz還是可以容忍的。但當偏移量變得過小，卻仍為非零值時，分數(shù)雜散情況會更加嚴重。 采用可編程輸
- 關(guān)鍵字： VCO PLL
如何實現(xiàn)功率測量的“神同步”
- 我們在使用功率分析儀的進行測試的時候，選擇合適的同步源，如果同步源設定不當，測量值有可能不穩(wěn)定或出現(xiàn)錯誤，諧波測量模式還要選擇合適的PLL源，不少客戶經(jīng)常提出疑惑，同步源和PLL源有什么異同，他們的作用是什么? 為了能精確的計算功率等測量值，需要從采樣數(shù)據(jù)中按完整的信號周期截取數(shù)據(jù)，而原始的采樣信號有電壓和電流兩種，由于電壓和電流的信號周期不可能完全一樣，所以無論選擇電壓信號周期作為截取依據(jù)，還是選擇電流信號周期作為截取依據(jù)，都無法完美的截取完整的信號周期，怎么辦呢?從電壓電流中選擇畸變小、輸入
- 關(guān)鍵字： PLL PA6000
基于STM32的雙路信號源及配置平臺設計
- 隨著在雷達探測、儀表測量、化學分析等領(lǐng)域研究的不斷深入，不僅要求定性的完成目標檢測，更加需要往高精度、高分辨率成像的方向發(fā)展。一方面，產(chǎn)生頻率、 幅度靈活可控，尤其是低相位噪聲、低雜散的頻率源對許多儀器設備起著關(guān)鍵作用。另一方面，電子元器件實際性能參數(shù)并非理想以及來存在自外部內(nèi)部的干擾，大 量的誤差因素會嚴重影響系統(tǒng)的準確性。雙路參數(shù)可調(diào)的信號源可有效地對系統(tǒng)誤差、信號通道間不平衡進行較調(diào)，并且可以產(chǎn)生嚴格正交或相關(guān)的信號，這在弱信 號檢測中發(fā)揮重要作用。為此本文采用雙通道DDS方法，以STM32為控
- 關(guān)鍵字： STM32 DDS
FPGA和DDS在信號源中的應用
- 1引言 DDS同DSP(數(shù)字信號處理)一樣，是一項關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領(lǐng)域，是實現(xiàn)設備全數(shù)字化的一個關(guān)鍵技術(shù)。在各行各業(yè)的測試應用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)
- 關(guān)鍵字： FPGA DDS
基于AD9858寬帶雷達信號源的設計及應用
- 現(xiàn)代雷達面臨著綜合性電子干擾、反輻射導彈、低空和超低空突防以及目標隱身技術(shù)的等4大威脅，這就要求現(xiàn)代雷達具有反地物、抗積極和消極干擾、反隱身和自身生存的能力，其信號具有頻率捷變、波形參數(shù)捷變以及自適應跳頻的能力。因此對雷達信號產(chǎn)生器提出了越來越高的要求，要求具有寬頻帶、高精度、高穩(wěn)定以及快速跳變的能力。隨著現(xiàn)代電子技術(shù)的發(fā)展，高性能直接數(shù)字合成DDS(Direct DigitalSynthesis)技術(shù)、數(shù)字信號處理DSP(Digital Signal Processing)技術(shù)及大規(guī)?？删幊踢壿嬈骷?/li>
- 關(guān)鍵字： AD9858 DDS
基于DDS跳頻信號源的設計與實現(xiàn)
- 0 引言 跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業(yè)等各個領(lǐng)域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產(chǎn)生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
- 關(guān)鍵字： DDS FPGA
DSP和DDS的三維感應測井高頻信號源實現(xiàn)
- 高頻信號源設計是三維感應測井的重要組成部分。三維感應測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號，再通過多組三個正交的接收線圈，得到多組磁場分量，從而準確測量地層各向異性電阻率。在測井過程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩(wěn)定性。 產(chǎn)生信號的方法很多，可以采用函數(shù)發(fā)生器外接分立元件來實現(xiàn)，通過調(diào)節(jié)外接電容或電阻來設置輸出信號頻率。但輸出信號受外部分立器件參數(shù)影響很大，且輸出信號頻率不能太高，同時無法實現(xiàn)頻率步進調(diào)節(jié)。另外，采用FPGA可實現(xiàn)信號發(fā)生器的設計
- 關(guān)鍵字： DSP DDS
基于DDS IP核及Nios II的可重構(gòu)信號源設計
- SOPC(System on a Programmable Chip，片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I/O接口、LVDS、CDR等系統(tǒng)設計需要的功能模塊集成到一個可編程邏輯器件上，構(gòu)建一個可編程的片上系統(tǒng)。它具有靈活的設計方式，軟硬件可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。SOPC的核心器件FPGA已經(jīng)發(fā)展成一種實用技術(shù)，讓系統(tǒng)設計者把開發(fā)新產(chǎn)品的時間和風險降到最小。最重要的是，具有現(xiàn)場可編程性的FPGA延長了產(chǎn)品在市場的存
- 關(guān)鍵字： SOPC DDS Nios II Altera
三相SPWM波形發(fā)生器的設計與仿真
- 本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
- 關(guān)鍵字： VHDL SPWM DDS 死區(qū)時間 FPGA 201505
基于FPGA和虛擬儀器的DDS信號發(fā)生器的設計與實現(xiàn)
- 信號發(fā)生器是一種常用的信號源，廣泛應用于通信、測量、科研等現(xiàn)代電子技術(shù)領(lǐng)域。信號發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成(PLL)、直接數(shù)字合成技術(shù)(DDS)。DDS 是開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，輸出響應速度快，頻率穩(wěn)定度高。因此直接數(shù)字頻率合成技術(shù)是目前頻率合成的主要技術(shù)之一。文中的主要內(nèi)容是采用FPGA 結(jié)合虛擬儀器技術(shù)，進行DDS 信號發(fā)生器的開發(fā)[1-2]。 1 DDS 工作原理 圖1 是DDS 基本結(jié)構(gòu)框圖。以正弦波信號發(fā)生器為例，利用DDS 技術(shù)
- 關(guān)鍵字： FPGA DDS
石英晶體測試系統(tǒng)中DDS信號源設計
- 針對π網(wǎng)絡石英晶體參數(shù)測試系統(tǒng)，采用以STM32F103ZET6型ARM為MCU控制DDS產(chǎn)生激勵信號。該測試系統(tǒng)相對于傳統(tǒng)的PC機測試系統(tǒng)具有設備簡單、操作方便，較之普通單片機測試系統(tǒng)又具有資源豐富、運算速度更快等優(yōu)點。AD9852型DDS在ARM控制下能產(chǎn)生0～100 MHz掃頻信號，經(jīng)試驗數(shù)據(jù)分析得到信號精度達到0.5×10-6，基本滿足設計要求。該系統(tǒng)將以其小巧、快速、操作方便、等優(yōu)點被廣泛采用。 產(chǎn)生正弦激勵信號一般可以通過振蕩電路或直接數(shù)字頻率合成器(Direct
- 關(guān)鍵字： 石英晶體 DDS
基于DDS技術(shù)的波形發(fā)生器設計與仿真
- 1.引言 DDS頻率合成器具有頻率分辨率高，輸出頻點多，可達2N個頻點(假設DDS相位累加器的字長是N);頻率切換速度快，可達us量級;頻率切換時相位連續(xù)的優(yōu)點，可以輸出寬帶正交信號，其輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;可以產(chǎn)生任意波形;全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。 本文介紹了DDS的基本原理，同時針對DDS波形發(fā)生器的FPGA實現(xiàn)進行了簡要介紹，利用SignalTapII嵌入式邏輯分析儀對正弦波、三角波、方波、鋸齒波進行仿真驗證。 2.DDS波形發(fā)生器的
- 關(guān)鍵字： DDS 波形發(fā)生器
基于FPGA+DDS的正弦信號發(fā)生器的設計
- 1971年，美國學者TIERNCY J、TADER C M和GOLD B在《A Digital Frequeney Synthesizer》一文中提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理，稱之為直接數(shù)字頻率合成器DDS(Direct Digitial Frequency Synthesis)[1].這是頻率合成技術(shù)的一次重大革命，但限于當時微電子技術(shù)和數(shù)字信號處理技術(shù)的限制，DDS并沒有得到足夠的重視。隨著現(xiàn)代超大規(guī)模集成電路集成工藝的高速發(fā)展，數(shù)字頻率合成技術(shù)得到了質(zhì)
- 關(guān)鍵字： FPGA DDS
基于DDS技術(shù)和單片機設計的射頻信號干擾器
- 文中介紹的干擾器能夠產(chǎn)生3種干擾信號：隨機干擾、點頻干擾和掃頻干擾，其中點頻干擾和掃頻干擾是基于單片機對DDS芯片AD9852的控制產(chǎn)生，整個系統(tǒng)的控制靈活、高效。測試結(jié)果表明，系統(tǒng)能夠準確產(chǎn)生所需要的干擾信號，滿足抗干擾性能測試的需要。雖然本設計產(chǎn)生的干擾信號位于406 MHz頻段，但這樣的電路結(jié)構(gòu)也可用于其它頻段(需修改VCO、PLL等電路)，例如手機通信頻段，因此本電路結(jié)構(gòu)對其它頻段的應用同樣具有借鑒意義。 隨著電子設備的使用越來越普遍，電子設備之間的干擾問題也越來越突出，特別是通信設備的
- 關(guān)鍵字： DDS AD9852
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