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基于DDS的短波射頻頻率源設計與實現(xiàn)
- 介紹了直接數(shù)字頻率合成(DDS)的結(jié)構(gòu)和原理，并將DDS技術(shù)應用于短波射頻通信頻率源中。實現(xiàn)了一種基于單片機+DDS可編程低噪聲頻率源，輸出信號范圍46.5~75 MHz.實驗結(jié)果表明，該頻率源具有頻率分辨率高、相位噪聲低等優(yōu)點，滿足短波射頻通信系統(tǒng)對頻率源的設計要求。 頻率源是現(xiàn)代短波射頻通信系統(tǒng)的核心，對整個系統(tǒng)的正常運行起著決定性的作用。作為射頻電路與系統(tǒng)的核心設備，頻率源的好壞關(guān)系著整個系統(tǒng)的穩(wěn)定性?，F(xiàn)在的頻率合成技術(shù)正朝著雜散和相位噪聲更低的方向發(fā)展，同時還要求有更寬的頻帶和更高的頻率
- 關(guān)鍵字： DDS 射頻
冗余時鐘的平滑時鐘切換——電子設計
- 摘要： 檢測到時鐘丟失時平滑切換到冗余時鐘源有助于避免系統(tǒng)運行中斷。 正文： 當今許多數(shù)據(jù)通信、網(wǎng)絡和計算機系統(tǒng)都需要實現(xiàn)時鐘冗余。組件或板級故障甚至簡單的定期系統(tǒng)維護等引起的任何中斷都不應造成系統(tǒng)運行中斷。因此，為整個電路工作提供時序的系統(tǒng)時鐘必須避免因任何異常情況而中斷。帶冗余的理想時鐘發(fā)生器也必須能在檢測到時鐘錯誤或丟失的情況下從母時鐘源平滑切換到子時鐘源或晶振。 以下給出幾類常用的冗余時鐘方案，其中包括： 動態(tài)時鐘切換：根據(jù)這種方案，系統(tǒng)在檢測到母時鐘源丟失或錯誤
- 關(guān)鍵字： VCO PLL
基于AD9854和FPGA的頻率特性測試儀
- 摘要：基于零中頻正交解調(diào)原理的頻率特性測試儀，用于檢測被測網(wǎng)絡的幅頻特性和相頻特性。系統(tǒng)采用集成數(shù)字直接頻率合成器AD9854產(chǎn)生雙路恒幅正交余弦信號，作為掃頻信號源，以FPGA為控制核心和運算平臺，結(jié)合濾波器、放大器、混頻器及ADC電路，實現(xiàn)對雙端口網(wǎng)絡在1-40MHz頻率范圍內(nèi)頻率特性的點頻和掃頻測量，并在LCD屏上實時顯示相頻特性曲線和幅頻特性曲線。 引言 AD9854數(shù)字合成器是高度集成的器件，它采用先進的DDS技術(shù)，片內(nèi)整合了兩路高速、高性能正交D/A轉(zhuǎn)換器，在高穩(wěn)定度時鐘的驅(qū)動
- 關(guān)鍵字： AD9854 FPGA 濾波器 DDS ADC 201504
多模多制式調(diào)制信號發(fā)生技術(shù)
- 摘要：隨著通信行業(yè)以及數(shù)字技術(shù)的不斷發(fā)展，市場上經(jīng)常需要多模通信信號或多制式數(shù)字調(diào)制信號發(fā)生器，本文介紹了采用軟件無線電思想，基于“DDR2+FPGA+DAC+DDS+寬帶調(diào)制器”的硬件結(jié)構(gòu)的信號發(fā)生裝置，實現(xiàn)了TD-SCDMA、WCDMA、TD-LTE、FDD-LTE等多模信號以及BPSK、QPSK、OQPSK、DQPSK、8PSK、16QAM、32QAM、64QAM、2FSK、4FSK、GMSK等數(shù)字調(diào)制信號的發(fā)生，能很好滿足現(xiàn)代信號模擬的實際需求。 1 引言
- 關(guān)鍵字： 多模 調(diào)制信號 FPGA DDS FIR濾波器 201504
多路SDI信號單波長無損光傳輸
- 摘要：針對目前市場上越來越多針對SDI信號的應用需求，提出了多路SDI電信號單波長光纖傳輸?shù)膶崿F(xiàn)方案，就方案中出現(xiàn)的由于FIFO“寫滿”或“讀空”引起的SDI信號傳輸誤碼，提出了一種基于FPGA內(nèi)部PLL的可控時鐘，利用該時鐘作為FIFO的讀時鐘，實現(xiàn)SDI信號無損傳輸。 引言 串行數(shù)字接口(Serial Digital Interface，簡寫為SDI)是針對演播室環(huán)境提出的用單根電纜來傳輸數(shù)字視音頻信號的方式。在SMTPE-259M標準中
- 關(guān)鍵字： SDI FPGA 光纖 FIFO PLL 數(shù)據(jù)還原 201503
具PLL 的5 輸出超低抖動時鐘分配器提供獨特的多芯片輸出同步方法
- 凌力爾特公司 (Linear Technology Corporation) 推出低相位噪聲整數(shù) N 合成器內(nèi)核 LTC6950，該產(chǎn)品具超低抖動時鐘分配輸出電路。LTC6950 非常適用于產(chǎn)生和分配具高信噪比 (SNR) 時鐘數(shù)據(jù)轉(zhuǎn)換器必不可少的低抖動信號。當數(shù)字化或合成高模擬頻率時，保持數(shù)據(jù)轉(zhuǎn)換器時鐘低抖動是實現(xiàn)出色 SNR 水平的基礎。例如，新式電子系統(tǒng)需要用 ADC 直接數(shù)字化 RF 和高 IF 信號。憑借 18fsRMS 抖動 (在 12kHz 至 20MHz 帶寬上)，LTC6950 保證
- 關(guān)鍵字： 凌力爾特 PLL LTC6950
X波段頻率合成器設計
- 1 引言 隨著現(xiàn)代通信技術(shù)的不斷發(fā)展，對頻率源的要求越來越高。一方面，由于通信容量的迅速擴大，使得通信頻譜不斷向高端擴展;另一方面，由于頻譜資源的相對匱乏，必須提高頻譜利用率，進而對頻率源的頻譜純度和頻率穩(wěn)定度都提出了更高的要求。 在無線通信領域中,為了提高頻譜利用率，現(xiàn)代通信系統(tǒng)對頻率合成器的精度、頻率分辨率、轉(zhuǎn)換時間和頻譜純度等指標提出了越來越高的要求。頻率合成的方法主要有直接頻率合成(DS)、間接頻率合成(PLL)和直接數(shù)字頻率合成(DDS)等方案。直接頻率合成體積大、成本高, 有較
- 關(guān)鍵字： X波段 PLL VCO
X波段間接式頻率綜合器的設計
- 1 引言 頻率源是所有電子系統(tǒng)(雷達、通訊、測控、導航等)的基本信號來源，其主要包括固定頻率源和合成頻率源兩類。其中合成頻率源又稱頻率合成(綜合)器，按其構(gòu)成方式可分為直接式和間接式。采用鎖相環(huán)(PLL)技術(shù)的間接頻率合成器目前應用最為廣泛。直接模擬頻率合成器(DAS)采用倍頻器、分頻器、混頻器及微波開關(guān)來實現(xiàn)頻率合成，具有最優(yōu)的近端相位噪聲和高速捷變頻特性，但結(jié)構(gòu)復雜、成本昂貴的特點限制其只能應用于雷達等高端領域。直接數(shù)字合成器(DDS)目前也得到了廣泛應用，但高性能DDS產(chǎn)品的輸出頻率還有待
- 關(guān)鍵字： X波段 頻率綜合器 DDS
基于DDS的頻譜分析儀設計
- 1 引言 直接數(shù)字頻率合成(DDS)是近幾年一種新型的頻率合成法，其具有頻率切換速度快，頻率分辨率高，以及便于集成等優(yōu)點。在此，設計了基于DDS的頻譜分析儀，該頻譜分析儀依據(jù)外差原理，被測信號與本征頻率混頻，實現(xiàn)信號的頻譜分析。 2 系統(tǒng)設計 圖1給出系統(tǒng)設計框圖，主要由本機振蕩電路、混頻電路、放大檢波電路、頻譜輸出顯示電路等組成。通過單片機和現(xiàn)場可編程門陣列(FPGA)共同控制AD985l，以產(chǎn)生正弦掃頻輸出信號，然后經(jīng)濾波、程控放大得到穩(wěn)定輸出，與經(jīng)放大處理的被測信號混頻，再經(jīng)放
- 關(guān)鍵字： DDS FPGA AD985l
C波段寬帶捷變頻率綜合器設計
- 摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設計方法，采用直接數(shù)字頻率合成器(DDS)實現(xiàn)頻率捷變，采用倍頻鏈路擴展輸出帶寬，通過與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號混頻將輸出頻率搬移到C波段。論述了DDS時鐘電路、倍頻鏈路以及混頻部分的設計方法，并給出了達到的主要技術(shù)指標和測試結(jié)果。 引言 頻率合成器是現(xiàn)代通訊系統(tǒng)必不可少的關(guān)鍵電路， 是電子系統(tǒng)的主要信號源，是決定電子系統(tǒng)性能的關(guān)鍵設備。隨著系統(tǒng)對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高，高穩(wěn)定、低相位噪聲、
- 關(guān)鍵字： 變頻率綜合器 DDS PLL C波段 合成器 201410
基于FPGA的任意分頻器設計
- 1、前言 分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達到對時鐘的操作目的。 2、整數(shù)倍分頻器的設計 2.1 偶數(shù)倍分頻 偶數(shù)倍分頻器的實現(xiàn)非常簡單，只需要一個計數(shù)器進行計數(shù)就能實現(xiàn)。如需要N分頻
- 關(guān)鍵字： FPGA 分頻器 PLL
怎樣為定時應用選擇合適的采用PLL的振蕩器
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡家園
- 關(guān)鍵字： 定時應用 PLL 振蕩器 內(nèi)部時鐘 合成器IC技術(shù)
Silicon Labs推出業(yè)界最低抖動的時鐘系列產(chǎn)品
- 高性能模擬與混合信號IC領導廠商Silicon Labs(芯科實驗室有限公司)今日宣布針對高速網(wǎng)絡、通信和數(shù)據(jù)中心等當今互聯(lián)網(wǎng)基礎設施的根基，推出業(yè)界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產(chǎn)品包括高性能時鐘發(fā)生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網(wǎng)絡、無線基礎設施、寬帶接入/匯聚、電信級以太網(wǎng)、測試和測量以及企業(yè)和數(shù)據(jù)中心設備(包
- 關(guān)鍵字： Silicon Labs Multi-PLL 時鐘
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