dds+pll 文章進(jìn)入dds+pll技術(shù)社區(qū)

Silicon Labs推出業(yè)界最低抖動(dòng)的時(shí)鐘系列產(chǎn)品

　　高性能模擬與混合信號(hào)IC領(lǐng)導(dǎo)廠商Silicon Labs(芯科實(shí)驗(yàn)室有限公司)今日宣布針對(duì)高速網(wǎng)絡(luò)、通信和數(shù)據(jù)中心等當(dāng)今互聯(lián)網(wǎng)基礎(chǔ)設(shè)施的根基，推出業(yè)界最高頻率靈活性和領(lǐng)先抖動(dòng)性能的時(shí)鐘解決方案。Silicon Labs的新一代Si534x“片上時(shí)鐘樹“系列產(chǎn)品包括高性能時(shí)鐘發(fā)生器和高集成度Multi-PLL抖動(dòng)衰減器。這些單芯片、超低抖動(dòng)時(shí)鐘芯片整合了時(shí)鐘合成與抖動(dòng)衰減功能，設(shè)計(jì)旨在減少光傳輸網(wǎng)絡(luò)、無線基礎(chǔ)設(shè)施、寬帶接入/匯聚、電信級(jí)以太網(wǎng)、測試和測量以及企業(yè)和數(shù)據(jù)中心設(shè)備(包
關(guān)鍵字： Silicon Labs Multi-PLL 時(shí)鐘

探討如何為定時(shí)應(yīng)用選擇合適的PLL振蕩器

　　十幾年前，頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器，這是一項(xiàng)開拓性創(chuàng)新技術(shù)，采用了傳統(tǒng)晶體振蕩器(XO)所沒有的多項(xiàng)特性。憑借內(nèi)部時(shí)鐘合成器IC技術(shù)，基于PLL的XO可編程來支持更寬廣的頻率范圍。這一突破消除了為在特定頻率實(shí)現(xiàn)共振而切割和加工石英所需的材料加工工藝步驟。這一創(chuàng)新也使得對(duì)基于PLL的XO進(jìn)行頻率編程成為可能并且實(shí)現(xiàn)極短交貨周期。　　鑒于傳統(tǒng)振蕩器交貨周期可能接近14周或更長，許多硬件設(shè)計(jì)人員渴望利用可編程振蕩器獲得顯著的交貨周期優(yōu)勢。不幸的是，嚴(yán)重的問題發(fā)生了。一些已經(jīng)從傳統(tǒng)X
關(guān)鍵字：振蕩器 PLL SoC

Silicon Labs推出業(yè)界最低抖動(dòng)的時(shí)鐘系列產(chǎn)品

　　高性能模擬與混合信號(hào)IC領(lǐng)導(dǎo)廠商Silicon Labs今日宣布針對(duì)高速網(wǎng)絡(luò)、通信和數(shù)據(jù)中心等當(dāng)今互聯(lián)網(wǎng)基礎(chǔ)設(shè)施的根基，推出業(yè)界最高頻率靈活性和領(lǐng)先抖動(dòng)性能的時(shí)鐘解決方案。Silicon Labs的新一代Si534x“片上時(shí)鐘樹“系列產(chǎn)品包括高性能時(shí)鐘發(fā)生器和高集成度Multi-PLL抖動(dòng)衰減器。這些單芯片、超低抖動(dòng)時(shí)鐘芯片整合了時(shí)鐘合成與抖動(dòng)衰減功能，設(shè)計(jì)旨在減少光傳輸網(wǎng)絡(luò)、無線基礎(chǔ)設(shè)施、寬帶接入/匯聚、電信級(jí)以太網(wǎng)、測試和測量以及企業(yè)和數(shù)據(jù)中心設(shè)備(包括邊緣路由器、交換機(jī)、
關(guān)鍵字： Silicon Labs Si534x Multi-PLL

ADIsimPE確立電路速度、精度和虛擬原型開發(fā)標(biāo)準(zhǔn)

　　Analog Devices, Inc.(ADI)，全球領(lǐng)先的高性能信號(hào)處理解決方案提供商，最近推出了ADIsimPE?(個(gè)人版)仿真器，此款仿真器適合線性和混合信號(hào)應(yīng)用，能夠進(jìn)行虛擬原型開發(fā)，以滿足資源有限且要求產(chǎn)品快速上市的客戶的需求。ADIsimPE由SIMetrix/SIMPLIS?仿真器供電，它使用SIMetrix SPICE仿真線性電路，如精密基準(zhǔn)電壓源、運(yùn)算放大器和線性調(diào)節(jié)器以及SIMPLIS(分段線性系統(tǒng)仿真)，從而高速分析PLL之類的非線性電路并且能夠切換電源
關(guān)鍵字： Analog Devices ADIsimPower PLL

德州儀器推出14GHz 分?jǐn)?shù)N分頻鎖相環(huán)

　　日前，德州儀器 (TI) 宣布推出支持高級(jí)頻率調(diào)制功能的業(yè)界最高性能 14GHz 分?jǐn)?shù) N分頻PLLatinum? 鎖相環(huán) (PLL)。該 LMX2492 提供業(yè)界最佳噪聲性能，比性能最接近的同類競爭器件低 6dB，可提升射頻 (RF) 靈敏度以及雷達(dá)覆蓋范圍及精確度。此外，該器件還支持 200MHz 的相位頻率檢測器、5V 充電泵電源以及 500 MHz 至 14GHz 的寬泛工作頻率。LMX2492 提供工業(yè)及汽車級(jí)(1 級(jí))版本，適用于軍事與汽車?yán)走_(dá)、微波回程、通信以及測量測試應(yīng)用?！　MX2
關(guān)鍵字： TI PLL LMX2492

ADI發(fā)布三款全新的鎖相環(huán)(PLL)器件

　　Analog Devices, Inc. (NASDAQ:ADI)近日發(fā)布三款全新的鎖相環(huán)(PLL)器件ADF5355/ADF4355-2/ADF4155，其中一款具有業(yè)界最寬的頻率覆蓋范圍和最低的壓控振蕩器(VCO)相位噪聲，且在單個(gè)器件中實(shí)現(xiàn)這些性能。ADF5355 PLL具有同類最寬的55 MHz至14 GHz頻譜范圍;而ADF4355-2 PLL的頻譜范圍為55 MHz至4.4 GHz。這些器件可供需要單片高性能寬帶頻率合成器的RF和微波通信系統(tǒng)設(shè)計(jì)人員使用。這兩款PLL均集成超低相位噪聲VC
關(guān)鍵字： ADI PLL ADF5355

基于FPGA的多路相干DDS信號(hào)源設(shè)計(jì)

摘要：傳統(tǒng)的多路同步信號(hào)源常采用單片機(jī)搭載多片專用DDS芯片配合實(shí)現(xiàn)。該技術(shù)實(shí)現(xiàn)復(fù)雜，且在要求各路同步相干可控時(shí)難以實(shí)現(xiàn)。本文在介紹了DDS原理的基礎(chǔ)上，給出了用Verilog_HDL語言實(shí)現(xiàn)相干多路DDS的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)。利用Modelsim仿真驗(yàn)證了該設(shè)計(jì)的正確性，本設(shè)計(jì)具有調(diào)相方便，相位連續(xù)，頻率穩(wěn)定度高等優(yōu)點(diǎn)。關(guān)鍵詞：DDS;現(xiàn)場可編程門陣列(FPGA);相位累加器;Verilog_HDL 實(shí)現(xiàn)信號(hào)源的多路同步輸出且各路間擁有固定的相位關(guān)系，在雷達(dá)、通信等多領(lǐng)域有著重要的應(yīng)用。
關(guān)鍵字： FPGA DDS

基于AD9852的雷達(dá)回波模擬器設(shè)計(jì)

摘要基于直接數(shù)字頻率合成技術(shù)DDS的原理，分析了影響DDS頻率輸出的核心因素。在此基礎(chǔ)上仿真驗(yàn)證了相位累加器的位數(shù)對(duì)DDS頻率輸出的作用。介紹了一種DDS芯片AD9852并基于這種芯片提出了一種雷達(dá)回波模擬器的設(shè)計(jì)，并分析了DDS芯片的優(yōu)缺點(diǎn)。該設(shè)計(jì)能夠穩(wěn)定地產(chǎn)生70 MHz載頻的雷達(dá)回波，較好地模擬出所需回波。關(guān)鍵詞 DDS;相位累加器;AD9852 直接數(shù)字頻率合成技術(shù)(DDS)是繼直接頻率合成技術(shù)和鎖相環(huán)式頻率合成技術(shù)之后的第三代頻率合成技術(shù)，它的原理是在采樣頻率一定的條件下，通過控制兩次連
關(guān)鍵字： DDS AD9852

IC時(shí)鐘分配系統(tǒng)中的PLL

相位噪聲源：　　振蕩器的單邊帶相位噪聲主要特性通常如圖5所示，該相位噪聲(單位：dBc/Hz)在對(duì)數(shù)尺度上被繪制成偏移頻率f0的函數(shù)。　　實(shí)際曲線近似由一系列區(qū)間構(gòu)成，每一區(qū)間的斜率為1/fx，其中X=0表示白相位噪聲區(qū)間，即此時(shí)曲線斜率為0dB/decade。當(dāng)X=1時(shí)，相位噪聲區(qū)間則稱為閃爍相位噪聲，其斜率為-20dB/decade。依此類推，其它區(qū)間則對(duì)應(yīng)更大的X值。X值越大的區(qū)間與載波頻率越接近。　　圖6所示為PLL時(shí)鐘發(fā)生器中相位噪聲的曲線圖。需要注意的是，本圖與前述圖5中所示的
關(guān)鍵字： IC時(shí)鐘 PLL 噪聲振蕩器相位抖動(dòng)

IC時(shí)鐘分配系統(tǒng)中的鎖相環(huán)

　　我們?cè)诒鞠盗形恼碌那耙徊糠諿鏈接]已經(jīng)討論了鎖相環(huán)(PLL)的應(yīng)用以及在時(shí)鐘分配系統(tǒng)中，PLL相對(duì)于傳統(tǒng)振蕩器的優(yōu)勢。接下來我們將會(huì)闡述基于PLL的時(shí)鐘分配系統(tǒng)的重要參數(shù)，這些參數(shù)都是設(shè)計(jì)時(shí)必須考慮的。例如，在實(shí)踐過程中，時(shí)鐘的準(zhǔn)確時(shí)序?qū)λ蟹峙湎到y(tǒng)而言都非常重要。如果時(shí)鐘位置偏差范圍大，則可能會(huì)導(dǎo)致系統(tǒng)發(fā)生故障。時(shí)域中的這些偏差被稱為“抖動(dòng)”。此外，抖動(dòng)又分多個(gè)類別，譬如周期性抖動(dòng)、周期間抖動(dòng)、RMS抖動(dòng)、長期抖動(dòng)以及相位抖動(dòng)。在本章節(jié)，我們將重點(diǎn)闡述“相位抖動(dòng)&
關(guān)鍵字： IC時(shí)鐘 PLL 噪聲振蕩器相位抖動(dòng)

基于ARM的石英晶體測試系統(tǒng)中DDS信號(hào)源設(shè)計(jì)

摘要針對(duì)π網(wǎng)絡(luò)石英晶體參數(shù)測試系統(tǒng)，采用以STM32F103ZET6型ARM為MCU控制DDS產(chǎn)生激勵(lì)信號(hào)。該測試系統(tǒng)相對(duì)于傳統(tǒng)的PC機(jī)測試系統(tǒng)具有設(shè)備簡單、操作方便，較之普通單片機(jī)測試系統(tǒng)又具有資源豐富、運(yùn)算速度更快等優(yōu)點(diǎn)。AD9852型DDS在ARM控制下能產(chǎn)生0～100 MHz掃頻信號(hào)，經(jīng)試驗(yàn)數(shù)據(jù)分析得到信號(hào)精度達(dá)到0.5×10-6，基本滿足設(shè)計(jì)要求。該系統(tǒng)將以其小巧、快速、操作方便、等優(yōu)點(diǎn)被廣泛采用。關(guān)鍵詞石英晶體;DDS;AD9852;STM32F103ZET6 產(chǎn)生
關(guān)鍵字： ARM DDS

一款基于FPGA和DDS的數(shù)字調(diào)制信號(hào)發(fā)生器設(shè)計(jì)

摘要：為了提高數(shù)字調(diào)制信號(hào)發(fā)生器的頻率準(zhǔn)確度和穩(wěn)定度，并使其相關(guān)技術(shù)參數(shù)靈活可調(diào)，提出了基于FPGA和DDS技術(shù)的數(shù)字調(diào)制信號(hào)發(fā)生器設(shè)計(jì)方法。利用Matlab/Simulink、DSP Builder、QuartusⅡ3個(gè)工具軟件，進(jìn)行基本DDS建模，然后在DDS模塊的基礎(chǔ)上，通過單片機(jī)等電路組成的控制單元的邏輯控制作用，根據(jù)通信系統(tǒng)中數(shù)字調(diào)制方式的基本原理，設(shè)計(jì)并實(shí)現(xiàn)了數(shù)字調(diào)制信號(hào)發(fā)生器，從而實(shí)現(xiàn)二進(jìn)制頻移鍵控(2FSK)、二進(jìn)制相移鍵控(2PSK)和二進(jìn)制幅移鍵控(2ASK)3種基本的二進(jìn)制數(shù)字調(diào)制。
關(guān)鍵字： FPGA DDS

一種基于PLL的P波段可控頻率源

　　頻率源作為電子系統(tǒng)的核心，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。雷達(dá)、通信、電子偵察和對(duì)抗設(shè)備中，高性能的頻率源是實(shí)現(xiàn)其整體設(shè)備高性能指標(biāo)的關(guān)鍵技術(shù)之一。頻率源的相位噪聲和雜散抑制的性能直接影響整個(gè)系統(tǒng)的性能。其中采用鎖相環(huán)設(shè)計(jì)的頻率源具有輸出頻率高、頻率穩(wěn)定度高、頻率純、低相噪、雜散抑制好等優(yōu)點(diǎn)。
關(guān)鍵字： PLL VCO AVR

一種準(zhǔn)確地預(yù)測由泄漏電流引起的PLL基準(zhǔn)雜散噪聲之簡單方法（下）

　　一個(gè)采用典型無源環(huán)路濾波器的PLL系統(tǒng)如圖5所示，其中包括以I_Leakage表示的電流源，代表充電泵的泄漏電流。假定PLL是鎖定的，那么I_Leakage在充電泵關(guān)斷時(shí)，減少了CP保持的電量。當(dāng)充電泵每PFD周期接通一次時(shí)，ICP_UP通過加上一個(gè)短的電流脈沖，補(bǔ)充CP損失的電量。
關(guān)鍵字： PLL VCO IC

一種準(zhǔn)確地預(yù)測由泄漏電流引起的PLL基準(zhǔn)雜散噪聲之簡單方法（上）

　　本文給出了一種簡單的模型，可用來在PLL系統(tǒng)中準(zhǔn)確地預(yù)測由于充電泵和/或運(yùn)算放大器泄漏電流引起的基準(zhǔn)雜散噪聲的大小。知道如何預(yù)測這類噪聲有助于在PLL系統(tǒng)設(shè)計(jì)的早期明智地選擇環(huán)路參數(shù)。
關(guān)鍵字： PLL VCO IC