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基于CPLD的電子存包系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

近年來,隨著信息科技的發(fā)展,電子存包系統(tǒng)由于其安全性高、可靠性高、方便快捷等特點(diǎn),在車站碼頭、超市、圖書館、賓館、游泳館、俱樂部等公共場所及機(jī)關(guān)、企事業(yè)單位文件檔案管理等部門得到了廣泛的應(yīng)用,有著廣闊的市場前景。
關(guān)鍵字： CPLD

CPLD（Complex Programmable Logic Device）是Complex PLD的簡稱,一種較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。
關(guān)鍵字： CPLD

基于單片機(jī)和CPLD的DDS正交信號(hào)源，其頻率幅度可精密控制，擴(kuò)展輸出頻率達(dá)300 kHz，增加掃頻輸出功能。采用紅外鍵盤控制頻率和幅度，采用液晶同步顯示信號(hào)的頻率和幅度；輸出端產(chǎn)生正弦波、方波、三角波、鋸齒波，梯形波、短形波、頻率突變的方波、尖脈沖數(shù)字信號(hào)等，且具有掃頻輸出的功能。測(cè)試結(jié)果表明，系統(tǒng)穩(wěn)定可靠，人機(jī)交互界面友好，操作簡單方便。
關(guān)鍵字： DDS 正交信號(hào)源 CPLD 濾波器 DT9205 AT28C64

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類似的觀念也鑒于Xilinx的Platform FPGA.
關(guān)鍵字： SOPC CPLD FPGA

本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。
關(guān)鍵字：字符疊加器 RAM CPLD VHDL

設(shè)計(jì)了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過Verilog HDL語言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過程，
關(guān)鍵字： PLC FIFO CPLD 總線協(xié)議

1 引言近年來，由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
關(guān)鍵字： Verilog CPLD FPGA HDL 漢明碼

介紹了一種基于CPLD的圖像采集系統(tǒng),詳細(xì)論述了線陣CCD的驅(qū)動(dòng)方法、圖像信號(hào)的處理與傳輸,并給出了測(cè)試結(jié)果。此系統(tǒng)很好地完成了高速運(yùn)動(dòng)狀態(tài)下的圖像采集工作。
關(guān)鍵字： CCD 圖像采集 CPLD

GPIB控制器芯片是組建自動(dòng)測(cè)試系統(tǒng)的核心，在測(cè)試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來實(shí)現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計(jì)主要分為狀態(tài)機(jī)的實(shí)現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計(jì)。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現(xiàn)原理。
關(guān)鍵字： GPIB控制器自動(dòng)測(cè)試系統(tǒng) CPLD

現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
關(guān)鍵字：動(dòng)態(tài)配置 FPGA CPLD

文本信息用戶可能樂意以體積換取 QWERTY 鍵盤，因?yàn)槲谋据斎氪鬄楹啽懔耍覂蓚€(gè)大拇指都可以用來輸入文本信息或數(shù)據(jù)。最近，有些手機(jī)生產(chǎn)商已經(jīng)推出了面向文本用戶的帶 QWERTY 鍵盤的手機(jī)。
關(guān)鍵字： QWERTY鍵盤 GPIO CPLD

提出了一種基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)方案,分析了DDS原理的CPLD實(shí)現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進(jìn)行了設(shè)計(jì)驗(yàn)證實(shí)驗(yàn),結(jié)果表明在逐點(diǎn)單頻測(cè)試狀態(tài)下,相位和幅值測(cè)量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
關(guān)鍵字：頻率響應(yīng) DDS原理 CPLD

本文結(jié)合實(shí)際應(yīng)用需要，設(shè)計(jì)了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計(jì)和最后的性能評(píng)價(jià)。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) CCD CPLD

如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。
關(guān)鍵字：線性地址存儲(chǔ)器擴(kuò)展 CPLD

提出了一種基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)方案,介紹了系統(tǒng)總體設(shè)計(jì)、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計(jì)。該系統(tǒng)采用CPLD實(shí)現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時(shí)間12μs,25路模擬信號(hào)每個(gè)采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實(shí)現(xiàn)各種邏輯功能,簡化了硬件電路的設(shè)計(jì),提高了控制系統(tǒng)集成度。實(shí)際應(yīng)用表明,該系統(tǒng)能夠滿足掘進(jìn)機(jī)正常生產(chǎn)的要求,具有較強(qiáng)的實(shí)時(shí)性和較高的可靠性。
關(guān)鍵字：掘進(jìn)機(jī)控制系統(tǒng) AD采樣 CPLD