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一種可靠的FPGA動態(tài)配置方法及實現(xiàn)
- 現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進(jìn)行加密存儲、動態(tài)升級。這里根據(jù)應(yīng)用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價值。
- 關(guān)鍵字： 動態(tài)配置 FPGA CPLD
基于CPLD的頻率響應(yīng)特性測試卡設(shè)計
- 提出了一種基于CPLD的頻率響應(yīng)特性測試卡設(shè)計方案,分析了DDS原理的CPLD實現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進(jìn)行了設(shè)計驗證實驗,結(jié)果表明在逐點(diǎn)單頻測試狀態(tài)下,相位和幅值測量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
- 關(guān)鍵字： 頻率響應(yīng) DDS原理 CPLD
基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)
- 本文結(jié)合實際應(yīng)用需要，設(shè)計了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計和最后的性能評價。
- 關(guān)鍵字： 數(shù)據(jù)采集系統(tǒng) CCD CPLD
基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計
- 提出了一種基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計方案,介紹了系統(tǒng)總體設(shè)計、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計。該系統(tǒng)采用CPLD實現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時間12μs,25路模擬信號每個采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實現(xiàn)各種邏輯功能,簡化了硬件電路的設(shè)計,提高了控制系統(tǒng)集成度。實際應(yīng)用表明,該系統(tǒng)能夠滿足掘進(jìn)機(jī)正常生產(chǎn)的要求,具有較強(qiáng)的實時性和較高的可靠性。
- 關(guān)鍵字： 掘進(jìn)機(jī)控制系統(tǒng) AD采樣 CPLD
基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計
- 今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時，應(yīng)完全切斷電源以保存電池能量，從而實現(xiàn)很多設(shè)計者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實現(xiàn)一個節(jié)省電池能量的系統(tǒng)斷電電路。
- 關(guān)鍵字： 按鍵開關(guān)矩陣 系統(tǒng)斷電電路 CPLD
基于CPLD的高效多串口中斷方案
- 在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來擴(kuò)展串口無疑是大量的資源浪費(fèi)。針對這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來管理多個擴(kuò)展串口，并保證多個串口中斷的無漏檢測與服務(wù)。
- 關(guān)鍵字： 多串口中斷源 電平轉(zhuǎn)換 CPLD
基于CPLD的八段數(shù)碼顯示管驅(qū)動電路設(shè)計
- 時鐘脈沖計數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個數(shù)碼管就可以輪流顯示八個數(shù)字，如果時鐘脈沖頻率合適，可實現(xiàn)八個數(shù)碼管同時被點(diǎn)亮的視覺效果。
- 關(guān)鍵字： 八位數(shù)碼管 共陰極 CPLD
基于Verilog HDL的RS-232串口通信在CPLD上的實現(xiàn)
- 為了實現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺上用VerilogHDL進(jìn)行編程，并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿炞C。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
- 關(guān)鍵字： 有限狀態(tài)機(jī) 數(shù)據(jù)包 CPLD
基于CPLD的片內(nèi)振蕩器設(shè)計及其優(yōu)化
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
- 關(guān)鍵字： 片內(nèi)振蕩器 SoC CPLD
基于CPLD的數(shù)字延遲線設(shè)計
- 如果僅用一個延遲模塊就能同時完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實現(xiàn)數(shù)字延遲線的設(shè)計的。
- 關(guān)鍵字： 數(shù)字延遲線 延遲誤差 CPLD
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