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基于CPLD的GPIB控制器

GPIB控制器芯片是組建自動(dòng)測試系統(tǒng)的核心，在測試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來實(shí)現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計(jì)主要分為狀態(tài)機(jī)的實(shí)現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計(jì)。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現(xiàn)原理。
關(guān)鍵字： GPIB控制器自動(dòng)測試系統(tǒng) CPLD

利用P89C669的23b的線性地址并采用CPLD外部擴(kuò)展

如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。
關(guān)鍵字：線性地址存儲(chǔ)器擴(kuò)展 CPLD

基于CPLD的雷達(dá)仿真信號(hào)的設(shè)計(jì)

雷達(dá)信號(hào)的仿真是測試系統(tǒng)中必不可少的。但采用函數(shù)/任意波發(fā)生器組成測試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設(shè)計(jì)增加不必要的負(fù)擔(dān)。為此，提出了一種基于CPLD的雷達(dá)仿真信號(hào)的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)。
關(guān)鍵字：雷達(dá)信號(hào) 任意波發(fā)生器 CPLD

基于單片機(jī)及CPLD的B超VGA檢測工裝設(shè)計(jì)

由于B超中為了增強(qiáng)圖像分辨率，通道都比較多，大多是16、24、48、64甚至更多通道。這些通道電子元器件完全一樣，要求各通道的一致性要好，在裝整機(jī)前，最好有測試手段和方法，對(duì)所有通道能進(jìn)行測試，以去除器件本身和焊接電路板中出現(xiàn)的問題，基于此目的，本人設(shè)計(jì)了B超檢測工裝。
關(guān)鍵字： B超檢測工裝圖像分辨率 CPLD

基于CPLD的FPGA快速配置電路的設(shè)計(jì)

介紹了采用CPLD和Flash器件對(duì)FPGA實(shí)現(xiàn)快速并行配置，并給出了具體的硬件電路設(shè)計(jì)和關(guān)鍵模塊的內(nèi)部編程思路。
關(guān)鍵字： FPGA配置 JTAG CPLD

基于計(jì)算機(jī)總線的CPLD加密電路設(shè)計(jì)

隨著軟件產(chǎn)品的廣泛應(yīng)用，對(duì)軟件的知識(shí)產(chǎn)權(quán)保護(hù)也開始重要。軟件產(chǎn)品通過系列號(hào)碼加密，每一個(gè)軟件均有唯一的產(chǎn)品系列號(hào)碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時(shí)售出，用戶在使用時(shí)一套軟件要配備一塊加密板，通過控制加密板，就可以保證軟件產(chǎn)品安全。
關(guān)鍵字：知識(shí)產(chǎn)權(quán)保護(hù) 加密電路板 CPLD

基于CPLD的電子秤邏輯接口設(shè)計(jì)

借助EDA工具軟件設(shè)計(jì)了一個(gè)邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺(tái)具有可移植性，使CPU對(duì)外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級(jí)成為新系統(tǒng)。
關(guān)鍵字：邏輯控制 EDA CPLD 電子秤

基于CPLD的16位高精度數(shù)字電壓表設(shè)計(jì)

傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，采用CPLD進(jìn)行產(chǎn)品開發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。
關(guān)鍵字：電壓表控制核心 CPLD

CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，因而其互連關(guān)系簡單，電路的延時(shí)就是單元本身和集總總線的延時(shí)(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對(duì)觸發(fā)器的需求量相對(duì)較
關(guān)鍵字：高速數(shù)據(jù)采集 CPLD

基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

在數(shù)字電路設(shè)計(jì)中，當(dāng)需要將一輸入的窄脈沖信號(hào)展寬成具有一定寬度和精度的寬脈沖信號(hào)時(shí)，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因?yàn)檫@種專用單穩(wěn)態(tài)集成電路簡單、方便；另一方面是因?yàn)閷?duì)輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對(duì)輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求較高時(shí)，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時(shí)元件R、C是隨溫度、濕度等因素變化而變化的，在對(duì)其進(jìn)行溫度補(bǔ)償時(shí)，調(diào)試過程相當(dāng)繁瑣，而且，電路工作
關(guān)鍵字：單穩(wěn)態(tài) 脈沖 CPLD

基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)

0 引言　　本系統(tǒng)以AD7892SQ和CPLD(復(fù)雜可編程邏輯器件)為核心設(shè)計(jì)了一個(gè)多路信號(hào)采集電路，包括模擬多路復(fù)用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語言V
關(guān)鍵字： EDA CPLD FPGA

分布式錄波器高精度同步時(shí)鐘信號(hào)的實(shí)現(xiàn)

同步時(shí)鐘信號(hào)是分布式錄波器系統(tǒng)任務(wù)順利完成的關(guān)鍵。介紹一種利用可編程CPLD器件實(shí)現(xiàn)性能優(yōu)良的分布式同步信號(hào)源。通過高度集成，將IRIG-B(DC)解碼器以及系統(tǒng)的各種同步邏輯電路集成在一個(gè)MAXII570芯片中，構(gòu)成一個(gè)高精度同步系統(tǒng)，從而達(dá)到最佳同步效果。
關(guān)鍵字：分布式同步邏輯 IRIG-B CPLD

雙通道邏輯控制高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

設(shè)計(jì)了一種全新構(gòu)架的高性能數(shù)據(jù)采集系統(tǒng)。采用平衡式雙通道對(duì)稱結(jié)構(gòu)，可對(duì)32路輸入信號(hào)進(jìn)行靈活控制。系統(tǒng)中采用了高速A/D轉(zhuǎn)換器、大容量的FIFO SRAM、CPLD技術(shù)和PCI數(shù)據(jù)通信接口，實(shí)現(xiàn)了實(shí)時(shí)、高速的數(shù)據(jù)采集和處理。
關(guān)鍵字：高速實(shí)時(shí)數(shù)據(jù)采集平衡式雙通道 CPLD

基于ARM和CPLD的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)(圖)

數(shù)據(jù)采集系統(tǒng)是通過采樣電路將輸入的模擬信號(hào)轉(zhuǎn)換成離散信號(hào)，并送入CPU、MCU或DSP進(jìn)行處理。現(xiàn)在流行的基于PCI總線設(shè)計(jì)的采集卡是數(shù)據(jù)采集系統(tǒng)的主流，其優(yōu)點(diǎn)是可以利用PCI總線的研究成果快速的開發(fā)系統(tǒng)軟件，整體運(yùn)行速度快，能夠?qū)崿F(xiàn)實(shí)時(shí)采集實(shí)時(shí)處理。但在一些工業(yè)測控現(xiàn)場檢測大型設(shè)備時(shí)，從現(xiàn)場到機(jī)房有一定的距離，模擬信號(hào)傳到安裝在PC內(nèi)的PCI數(shù)據(jù)采集卡會(huì)有不同程度的衰減，且易受工業(yè)環(huán)境的干擾。而單純用由微控制器（MCU）為核心的數(shù)據(jù)采集系統(tǒng)時(shí)，把數(shù)據(jù)采集器置于被監(jiān)測的設(shè)備處，雖然可以避免模擬信號(hào)的衰減和
關(guān)鍵字：數(shù)據(jù)采集 ARM μC/OS-II CPLD

在選用FPGA進(jìn)行設(shè)計(jì)時(shí)如何降低功耗

傳統(tǒng)意義上，ASIC和CPLD是低功耗競爭中當(dāng)仁不讓的贏家。但是由于相對(duì)成本較高，且用戶對(duì)高端性能和額外邏輯的要求也越來越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風(fēng)險(xiǎn)。而例如FPGA這樣日益增長的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。
關(guān)鍵字：低功耗 ASIC CPLD 可編程半導(dǎo)體器件