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LM3S9B96的μDMA高速網(wǎng)絡(luò)驅(qū)動(dòng)程序設(shè)計(jì)
- 針對(duì)Cortex―M3核的微控制器LM3S9B96，提出了一種基于μDMA的高速網(wǎng)絡(luò)驅(qū)動(dòng)程序的設(shè)計(jì)方案。在簡(jiǎn)要介紹LM3S9B96的以太網(wǎng)控制器、網(wǎng)絡(luò)驅(qū)動(dòng)程序的作用后，對(duì)該網(wǎng)絡(luò)驅(qū)動(dòng)程序設(shè)計(jì)的各個(gè)部分進(jìn)行了詳細(xì)描述，包括網(wǎng)絡(luò)驅(qū)動(dòng)初始化程序、數(shù)據(jù)包發(fā)送程序、數(shù)據(jù)包接收程序和中斷處理程序等。
- 關(guān)鍵字： μDMA 網(wǎng)絡(luò)驅(qū)動(dòng)程序 FIFO LM3S9B96
基于USB3．0協(xié)議的PC與FPGA通信系統(tǒng)的設(shè)計(jì)
- 摘要 針對(duì)USB2.0在高速數(shù)據(jù)采集系統(tǒng)中帶寬局限問題，設(shè)計(jì)了一款基于USB3.0總線的高速數(shù)據(jù)采集接口系統(tǒng)。通過對(duì)USB3.0的接口硬件系統(tǒng)、設(shè)備固件以及SLAVE FIFO與FPGA接口讀寫操作的設(shè)計(jì)，并經(jīng)過實(shí)驗(yàn)測(cè)試，USB3.0硬
- 關(guān)鍵字： FPGA USB3．0固件 SLAVE FIFO 數(shù)據(jù)通信
Xilinx MIG IP核的研究及大容量數(shù)據(jù)緩沖區(qū)的實(shí)現(xiàn)
- 為了使DDR3 SDRAM更方便、多樣地用于工程開發(fā)中，本文對(duì)XILINX公司DDR3 SDRAM提供的MIG核進(jìn)行了分析研究，并在此基礎(chǔ)上實(shí)現(xiàn)了大容量數(shù)據(jù)緩沖區(qū)的邏輯設(shè)計(jì)。通過對(duì)系統(tǒng)中各模塊的作用及相互間關(guān)系的研究，發(fā)現(xiàn)該控制器256位接口對(duì)工程開發(fā)十分不便，通過創(chuàng)建FIFO控制系統(tǒng)和讀寫接口FIFO的方式，將接口轉(zhuǎn)換為64位。該方案對(duì)控制核重新構(gòu)建并上板測(cè)試，均符合高速數(shù)據(jù)傳輸緩存的要求，使DDR3成為一個(gè)大容量且可控的高速FIFO。
- 關(guān)鍵字： MIG核 FIFO DDR3 SDRAM 201608
12位高速ADC存儲(chǔ)電路設(shè)計(jì)與實(shí)現(xiàn)
- 1 AD9225的結(jié)構(gòu) AD9225是ADI公司生產(chǎn)的單片、單電源供電、12位精度、25Msps高速模數(shù)轉(zhuǎn)換器,片內(nèi)集成高性能的采樣保持放大器和參考電壓源。AD9225采用帶有誤差校正邏輯的四級(jí)差分流水結(jié)構(gòu),以保證在25Msps采樣率下獲得精確的12位數(shù)據(jù)。除了最后一級(jí),每一級(jí)都有一個(gè)低分辨率的閃速A/D與一個(gè)殘差放大器(MDAC)相連。此放大器用來放大重建DAC的輸出和下一級(jí)閃速A/D的輸入差,每一級(jí)的最后一位作為冗余位,以校驗(yàn)數(shù)字誤差,其結(jié)構(gòu)如圖1所示。 圖
- 關(guān)鍵字： ADC FIFO
實(shí)現(xiàn)基于USB3.0技術(shù)的高清攝像頭系統(tǒng)設(shè)計(jì)
- 高清圖像質(zhì)量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標(biāo)準(zhǔn)配置。在該領(lǐng)域之外的許多應(yīng)用中，更高的分辨率、更好的對(duì)比度、更大的色深和更快的幀率也都越來越受歡迎，這些應(yīng)用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測(cè)系統(tǒng)等等。當(dāng)然，盡管增強(qiáng)型成像技術(shù)在不久的將來更加流行似乎是板上釘釘?shù)氖虑椋@將取決于支持更高數(shù)據(jù)傳輸能力的先進(jìn)半導(dǎo)體技術(shù)的發(fā)展。本文將以實(shí)例闡述半導(dǎo)體技術(shù)所取得的進(jìn)展。 雖然USB連接標(biāo)準(zhǔn)開始并沒有引起太多關(guān)注，但從上世紀(jì)90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠(yuǎn)遠(yuǎn)不只是為低數(shù)據(jù)速率的鼠標(biāo)和
- 關(guān)鍵字： USB FIFO 緩沖器 FPGA 顯示器
Vivado HLS推動(dòng)協(xié)議處理系統(tǒng)蓬勃發(fā)展(上)
- 1 提高抽象層次 Vivado HLS能提高系統(tǒng)設(shè)計(jì)的抽象層次，為設(shè)計(jì)人員帶來切實(shí)的幫助。Vivado HLS通過下面兩種方法提高抽象層次： ● 使用C/C++作為編程語(yǔ)言，充分利用該語(yǔ)言中提供的高級(jí)結(jié)構(gòu); ● 提供更多數(shù)據(jù)原語(yǔ)，便于設(shè)計(jì)人員使用基礎(chǔ)硬件構(gòu)建塊(位向量、隊(duì)列等)。 與使用RTL相比，這兩大特性有助于設(shè)計(jì)人員使用Vivado HLS更輕松地解決常見的協(xié)議系統(tǒng)設(shè)計(jì)難題。最終簡(jiǎn)化系統(tǒng)匯編，簡(jiǎn)化FIFO和存儲(chǔ)器訪問，實(shí)現(xiàn)控制流程的抽象。HLS的另一大優(yōu)勢(shì)是便于架構(gòu)研究和
- 關(guān)鍵字： Vivado FIFO 存儲(chǔ)器 RAM C/C++
Vivado HLS推動(dòng)協(xié)議處理系統(tǒng)蓬勃發(fā)展(下)
- 接上篇 4 設(shè)置簡(jiǎn)單系統(tǒng) 協(xié)議處理一般情況下屬于狀態(tài)事務(wù)。必須先順序讀取在多個(gè)時(shí)鐘周期內(nèi)進(jìn)入總線的數(shù)據(jù)包字，然后根據(jù)數(shù)據(jù)包的某些字段決定進(jìn)一步操作。通常應(yīng)對(duì)這種處理的方法是使用狀態(tài)機(jī)，對(duì)數(shù)據(jù)包進(jìn)行迭代運(yùn)算，完成必要的處理。例3是一種簡(jiǎn)單的狀態(tài)機(jī)，用于根據(jù)上一級(jí)的輸入丟棄或轉(zhuǎn)發(fā)數(shù)據(jù)包。該函數(shù)接收三個(gè)參數(shù)：一個(gè)是通過“inData”流接收到的輸入分組數(shù)據(jù);一個(gè)是通過“validBuffer”流顯示數(shù)據(jù)包是否有效的1位旗標(biāo);第三個(gè)是稱為&ldquo
- 關(guān)鍵字： Vivado FIFO 存儲(chǔ)器 RAM C/C++
多路SDI信號(hào)單波長(zhǎng)無損光傳輸
- 摘要：針對(duì)目前市場(chǎng)上越來越多針對(duì)SDI信號(hào)的應(yīng)用需求，提出了多路SDI電信號(hào)單波長(zhǎng)光纖傳輸?shù)膶?shí)現(xiàn)方案，就方案中出現(xiàn)的由于FIFO“寫滿”或“讀空”引起的SDI信號(hào)傳輸誤碼，提出了一種基于FPGA內(nèi)部PLL的可控時(shí)鐘，利用該時(shí)鐘作為FIFO的讀時(shí)鐘，實(shí)現(xiàn)SDI信號(hào)無損傳輸。 引言 串行數(shù)字接口(Serial Digital Interface，簡(jiǎn)寫為SDI)是針對(duì)演播室環(huán)境提出的用單根電纜來傳輸數(shù)字視音頻信號(hào)的方式。在SMTPE-259M標(biāo)準(zhǔn)中
- 關(guān)鍵字： SDI FPGA 光纖 FIFO PLL 數(shù)據(jù)還原 201503
零基礎(chǔ)學(xué)FPGA（十一）一步一腳印之基于FIFO的串口發(fā)送機(jī)設(shè)計(jì)全流程及常見錯(cuò)誤詳解
- 記得在上幾篇博客中，有幾名網(wǎng)友提出要加進(jìn)去錯(cuò)誤分析這一部分，那我們就從今天這篇文章開始加進(jìn)去我在消化這段代碼的過程中遇到的迷惑，與大家分享。 今天要寫的是一段基于FIFO的串口發(fā)送機(jī)設(shè)計(jì)，之前也寫過串口發(fā)送的電路，這次寫的與上次的有幾分類似。這段代碼也是我看過別人寫過的之后，消化一下再根據(jù)自己的理解寫出來的，下面是我寫這段代碼的全部流程和思路，希望對(duì)剛開始接觸的朋友來說有一點(diǎn)點(diǎn)的幫助，也希望有經(jīng)驗(yàn)的朋友給予寶貴的建議。 首先來解釋一下FIFO的含義，F(xiàn)IFO就是First Input Fi
- 關(guān)鍵字： FPGA FIFO
跨越鴻溝：同步世界中的異步信號(hào)
- 只有最初級(jí)的邏輯電路才使用單一的時(shí)鐘。大多數(shù)與數(shù)據(jù)傳輸相關(guān)的應(yīng)用都有與生俱來的挑戰(zhàn)，即跨越多個(gè)時(shí)鐘域的數(shù)據(jù)移動(dòng)，例如磁盤控制器、CDROM/DVD 控制器、調(diào)制解調(diào)器、網(wǎng)卡以及網(wǎng)絡(luò)處理器等。當(dāng)信號(hào)從一個(gè)時(shí)鐘域傳送到另一個(gè)時(shí)鐘域時(shí)，出現(xiàn)在新時(shí)鐘域的信號(hào)是異步信號(hào)。 在現(xiàn)代 IC、ASIC 以及 FPGA 設(shè)計(jì)中，許多軟件程序可以幫助工程師建立幾百萬(wàn)門的電路，但這些程序都無法解決信號(hào)同步問題。設(shè)計(jì)者需要了解可靠的設(shè)計(jì)技巧，以減少電路在跨時(shí)鐘域通信時(shí)的故障風(fēng)險(xiǎn)。 基礎(chǔ) 從事多時(shí)鐘設(shè)計(jì)的第一
- 關(guān)鍵字： FPGA 異步信號(hào) FIFO
Microblaze在RFID閱讀器的軟硬件設(shè)計(jì)中的應(yīng)用
- 引 言 RFID 技術(shù)是從 20 世紀(jì) 80 年代走向成熟的一項(xiàng)自動(dòng)識(shí)別技術(shù)，近年來發(fā)展十分迅速。 目前，在全世界，基于 RFID 技術(shù)的電子標(biāo)簽，使用已經(jīng) 非常廣泛了，這主要取決于它的特性，RFID 標(biāo)簽可以使用在幾乎所有的物理對(duì)象上。RFID 技術(shù)在 工業(yè)自動(dòng)化，物體跟蹤，交通運(yùn)輸控制管理，防偽校園卡，電子錢包，行李標(biāo)簽，收費(fèi)系統(tǒng)，醫(yī)用裝 置，電子物品的監(jiān)控和軍事用途等方面已經(jīng)得到了廣泛的應(yīng)用。例如第二代居民身份證，使用基于 ISO/IEC4443-B 標(biāo)準(zhǔn)的 13.56 MHz 電子標(biāo)簽，
- 關(guān)鍵字： Microblaze RFID閱讀器 FPGA FIFO
一種節(jié)能型可升級(jí)異步FIFO的FPGA實(shí)現(xiàn)
- 現(xiàn)代數(shù)字系統(tǒng)中，異步FIFO是一種被廣泛應(yīng)用于跨時(shí)鐘域進(jìn)行數(shù)據(jù)傳輸?shù)挠行Х绞?。異步FIFO主要應(yīng)用于兩種不同時(shí)鐘域的數(shù)據(jù)傳輸，這意味著數(shù)據(jù)的寫入在一個(gè)時(shí)鐘域，而數(shù)據(jù)的讀出卻在另一個(gè)時(shí)鐘域，兩個(gè)時(shí)鐘完全異步[1]?，F(xiàn)代通信系統(tǒng)中，特別是在移動(dòng)通信系統(tǒng)中，人們對(duì)于節(jié)能型的產(chǎn)品提出了更高的要求。隨著技術(shù)的發(fā)展，F(xiàn)PGA的技術(shù)、性能、穩(wěn)定性等指標(biāo)已經(jīng)得到很大提高，同時(shí)FPGA廠商為不同的應(yīng)用開發(fā)提供了各種IP核，大大減少了產(chǎn)品的開發(fā)周期，在各大FPGA廠商中，Xilinx的IP核應(yīng)用比較廣泛。但其IP核卻沒有
- 關(guān)鍵字： FIFO FPGA
FPGA研發(fā)之道(12)-設(shè)計(jì)不是湊波形(二)FIFO(下)
- FIFO在FPGA設(shè)計(jì)中除了上篇所介紹的功能之外， 還有以下作為以下功能使用： (1) 內(nèi)存申請(qǐng) 在軟件設(shè)計(jì)中，使用malloc()和free()等函數(shù)可以用于內(nèi)存的申請(qǐng)和釋放。特別是在有操作系統(tǒng)的環(huán)境下，可以保證系統(tǒng)的內(nèi)存空間被動(dòng)態(tài)的分配和使用，非常的方便。如果在FPGA內(nèi)部實(shí)現(xiàn)此動(dòng)態(tài)的內(nèi)存分配和申請(qǐng)，相對(duì)來說較為復(fù)雜，例如某些需要外部數(shù)據(jù)存儲(chǔ)且需動(dòng)態(tài)改變的應(yīng)用需求下，需要對(duì)FPGA外部DDR(或SRAM等)的存儲(chǔ)空間，進(jìn)行動(dòng)態(tài)的分配和釋放。通過使用FIFO作為內(nèi)存分配器，雖然比不上軟件
- 關(guān)鍵字： FPGA FIFO SRAM
FPGA研發(fā)之道(11)-設(shè)計(jì)不是湊波形(一)FIFO(上)
- FIFO是FPGA內(nèi)部一種常用的資源，可以通過FPGA廠家的的IP生成工具生成相應(yīng)的FIFO。FIFO可分為同步FIFO和異步FIFO，其區(qū)別主要是，讀寫的時(shí)鐘是否為同一時(shí)鐘，如使用一個(gè)時(shí)鐘則為同步FIFO，讀寫時(shí)鐘分開則為異步FIFO。一般來說，較大的FIFO可以選擇使用內(nèi)部BLOCK RAM資源，而小的FIFO可以使用寄存器資源例化使用。 一般來說，F(xiàn)IFO的主要信號(hào)包括： 實(shí)際使用中，可編程滿的信號(hào)(XILINX 的FIFO)較為常用，ALTERA的FIFO中，可以通過寫深度(即寫入
- 關(guān)鍵字： FPGA FIFO RAM
fifo介紹
采用FIFO方式時(shí)，信息被以所收到的次序進(jìn)行傳輸。
表示信息存儲(chǔ)的一種數(shù)據(jù)結(jié)構(gòu)，含義是先進(jìn)入的對(duì)象先取出。隊(duì)列（Queue ）就是基于這種性質(zhì)實(shí)現(xiàn)的。
FIFO( First In First Out)簡(jiǎn)單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采 [ 查看詳細(xì) ]
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