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fifo 文章進(jìn)入fifo技術(shù)社區(qū)

基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì),本文介紹了基于C6727B的dMAX的基本結(jié)構(gòu)以及基于dMAX的嵌入式FIFO軟硬件設(shè)計(jì)，設(shè)置通用GPIO引腳作為中斷，為了加快FIFO的傳輸速率，使用突發(fā)讀寫(xiě)方式進(jìn)行數(shù)據(jù)傳輸。嵌入式FIFO的實(shí)現(xiàn)，使得DSP和外部設(shè)備的通信更加方便和快捷，而且不需要CPU的參與，減輕了CPU的負(fù)擔(dān)，CPU可以專注于復(fù)雜的算法處理。
關(guān)鍵字：傳輸系統(tǒng) 設(shè)計(jì) 數(shù)據(jù) FIFO DSP-dMAX 嵌入式基于

異步FIFO在FPGA與DSP通信中的運(yùn)用

摘要利用異步FIFO實(shí)現(xiàn)FPGA與DSP進(jìn)行數(shù)據(jù)通信的方案。FPGA在寫(xiě)時(shí)鐘的控制下將數(shù)據(jù)寫(xiě)入FIFO，再與DSP進(jìn)行握手后，DSP通過(guò)EMIFA接口將數(shù)據(jù)讀入。文中給出了異步FIFO的實(shí)現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗(yàn)證，利用
關(guān)鍵字：通信運(yùn)用 DSP FPGA FIFO 異步

基于SOPC的自定義外設(shè)FIFO

摘要：以Altera公司的FPGA芯片EP2C20Q208C8為例，詳細(xì)介紹了在QuartusII 7．2的環(huán)境下，用SOPC Builder構(gòu)建Nios軟核時(shí)，自定義FIFO接口元件的方法。通過(guò)將采集到的電壓信號(hào)，在數(shù)碼管上顯示的實(shí)驗(yàn)，實(shí)現(xiàn)FIFO寄存器與
關(guān)鍵字： SOPC FIFO 自定義外設(shè)

一種基于FPGA的復(fù)數(shù)浮點(diǎn)協(xié)方差矩陣實(shí)現(xiàn)

O引言協(xié)方差矩陣的計(jì)算是信號(hào)處理領(lǐng)域的典型運(yùn)算，是實(shí)現(xiàn)多級(jí)嵌套維納濾波器、空間譜估計(jì)、相干源...
關(guān)鍵字： FPGA 協(xié)方差矩陣復(fù)數(shù)浮點(diǎn) FIFO 信號(hào)處理

基于fifo存儲(chǔ)器的聲發(fā)射信號(hào)的數(shù)據(jù)傳輸及存儲(chǔ)

　　聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢(shì)。它將高靈敏度聲發(fā)射傳感器安裝于受力構(gòu)件表面以形成一定數(shù)目的傳感器陣列，實(shí)時(shí)接收和采集來(lái)自于材料缺陷的聲發(fā)射信號(hào)，進(jìn)而通
關(guān)鍵字：數(shù)據(jù)傳輸存儲(chǔ) 信號(hào) 發(fā)射 fifo 存儲(chǔ)器基于

高速大深度新型FIFO存儲(chǔ)器IDT72V3680的應(yīng)用

1 FIFO概述
　　FIFO芯片是一種具有存儲(chǔ)功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫(xiě)地址產(chǎn)生模塊來(lái)實(shí)現(xiàn)其功能。FIFO的接口信號(hào)包括異步寫(xiě)時(shí)鐘（wr-clk）和讀時(shí)鐘（rd-clk）、
關(guān)鍵字： V3680 FIFO 3680 72V

FIFO芯片IDT72V3680的功能特點(diǎn)及應(yīng)用

FIFO芯片IDT72V3680的功能特點(diǎn)及應(yīng)用,1 FIFO概述　　FIFO芯片是一種具有存儲(chǔ)功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫(xiě)地址產(chǎn)生模塊來(lái)實(shí)現(xiàn)其功能。FIFO的接口信號(hào)包括異步寫(xiě)時(shí)鐘（wr-clk）和讀時(shí)鐘（rd-clk）、與
關(guān)鍵字：特點(diǎn) 應(yīng)用功能 IDT72V3680 芯片 FIFO

基于FPGA的并行多通道激勵(lì)信號(hào)產(chǎn)生模塊

引言并行測(cè)試的實(shí)現(xiàn)途徑分為軟件方式和硬件方式。用軟件方式實(shí)現(xiàn)并行測(cè)試，關(guān)鍵是對(duì)測(cè)試任務(wù)的分...
關(guān)鍵字： FPGA NiosII FIFO DDS 多通道激勵(lì)信號(hào)

用FIFO實(shí)現(xiàn)超聲測(cè)厚系統(tǒng)A/D與ARM接口設(shè)計(jì)

在高頻超聲波數(shù)據(jù)采集系統(tǒng)中，很多高速A／D轉(zhuǎn)換器往往不能直接與處理器相連接，這時(shí)就需要使用FIFO在處理器...
關(guān)鍵字： FIFO 超聲測(cè)厚 ARM

FPGA設(shè)計(jì)的高速FIFO電路技術(shù)

FPGA設(shè)計(jì)的高速FIFO電路技術(shù),本文主要介紹高速FIFO電路在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，相關(guān)電路主要有高速A/D轉(zhuǎn)換器、FPGA、SDRAM存儲(chǔ)器等。圖1為本方案的結(jié)構(gòu)框圖。在大容量高速采集系統(tǒng)項(xiàng)目的開(kāi)發(fā)過(guò)程中，F(xiàn)PGA作為可編程邏輯器件，設(shè)計(jì)靈活、可操作性
關(guān)鍵字：電路技術(shù) FIFO 高速設(shè)計(jì) FPGA

用FIFO實(shí)現(xiàn)超聲測(cè)厚系統(tǒng)A／D與ARM接口設(shè)計(jì)

在基于ARM的超聲波測(cè)厚系統(tǒng)中，ARM處理器的數(shù)據(jù)接收能力往往與A／D芯片的工作速率不匹配，為避免有效數(shù)據(jù)丟失，提高系統(tǒng)工作效率，用FIFO作為高速A／D與ARM處理器之間的中轉(zhuǎn)接口會(huì)得到很好的效果。這里以FIFO存儲(chǔ)器CY7C4261作為中轉(zhuǎn)器件實(shí)現(xiàn)了A／D芯片AD9283與ARM處理器S3C2410的接口設(shè)計(jì)，并敘述了數(shù)據(jù)從A／D芯片到ARM的整個(gè)數(shù)據(jù)采集過(guò)程。該接口電路用FIFO實(shí)現(xiàn)了超聲測(cè)厚系統(tǒng)中A／D與ARM之間的無(wú)縫連接，提高了系統(tǒng)測(cè)厚精度。它的電路簡(jiǎn)單，調(diào)試方便，具有較高的應(yīng)用價(jià)值。
關(guān)鍵字： FIFO ARM 系統(tǒng) 接口設(shè)計(jì)

基于FPGA的高速FIFO電路設(shè)計(jì)

給出異步FIFO電路在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，由FPGA生成獨(dú)立時(shí)鐘域的FIFO緩存器，采用FIFO的可編程設(shè)置參數(shù)啟動(dòng)數(shù)據(jù)傳輸，根據(jù)讀寫(xiě)時(shí)鐘頻率異同的傳輸要求和FIFO的特性，采用一套控制電路，解決了可變速率數(shù)據(jù)緩存和固定時(shí)鐘傳輸?shù)膯?wèn)題。
關(guān)鍵字： FIFO FPGA 時(shí)鐘 201004

高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)

高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn),引言　　現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大．一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘帶來(lái)的一個(gè)問(wèn)題就是，如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步FIFO(First In First Out)是解決這個(gè)問(wèn)題的一種簡(jiǎn)便、快捷的解
關(guān)鍵字：實(shí)現(xiàn) 設(shè)計(jì) FIFO 異步高速

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中用來(lái)緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點(diǎn)，將FIFO和鎖相環(huán)設(shè)計(jì)在一塊芯片上。因?yàn)槲词褂猛鈷霧IFO和PLL器件，使得板卡設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個(gè)采集系統(tǒng)時(shí)鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進(jìn)行升級(jí)維護(hù)。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) 應(yīng)用雷達(dá) 高速 FIFO PLL 異步

以FPGA為橋梁的FIFO設(shè)計(jì)方案及其應(yīng)用

引言在利用DSP實(shí)現(xiàn)視頻實(shí)時(shí)跟蹤時(shí)，需要進(jìn)行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持...
關(guān)鍵字： FPGA FIFO SDRAM DSP

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fifo介紹

采用FIFO方式時(shí)，信息被以所收到的次序進(jìn)行傳輸。表示信息存儲(chǔ)的一種數(shù)據(jù)結(jié)構(gòu)，含義是先進(jìn)入的對(duì)象先取出。隊(duì)列（Queue ）就是基于這種性質(zhì)實(shí)現(xiàn)的。 FIFO( First In First Out)簡(jiǎn)單說(shuō)就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來(lái)越大，體積越來(lái)越小，價(jià)格越來(lái)越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采 [ 查看詳細(xì) ]

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