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一種基于A／D和DSP的高速數(shù)據(jù)采集技術(shù)
- 摘要 雷達(dá)接收機(jī)將雷達(dá)回波信號(hào)變成中頻信號(hào)，數(shù)字信號(hào)處理系統(tǒng)對(duì)中頻信號(hào)采樣和處理。本文介紹一種基于A/D和DSP的中頻信號(hào)采集技術(shù);給出數(shù)據(jù)采集系統(tǒng)的原理和框圖，并對(duì)A/D與DSP的接口電路進(jìn)行分析。用FIFO作為兩者之間的接口效果很好;DSP通過CPLD對(duì)采樣時(shí)序進(jìn)行控制，可增強(qiáng)系統(tǒng)的靈活性。 關(guān)鍵詞 A/D DSP 高速數(shù)據(jù)采集 FIFO 中頻信號(hào)分為和差兩路，高速A/D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對(duì)這兩路信號(hào)進(jìn)行采集。對(duì)于兩路數(shù)據(jù)采集電路，A/D與DSP的接口連接是一樣的。兩個(gè)A
- 關(guān)鍵字： A/D DSP 高速數(shù)據(jù)采集 FIFO
一種基于A／D和DSP的高速數(shù)據(jù)采集技術(shù)
- 摘要 雷達(dá)接收機(jī)將雷達(dá)回波信號(hào)變成中頻信號(hào)，數(shù)字信號(hào)處理系統(tǒng)對(duì)中頻信號(hào)采樣和處理。本文介紹一種基于A/D和DSP的中頻信號(hào)采集技術(shù);給出數(shù)據(jù)采集系統(tǒng)的原理和框圖，并對(duì)A/D與DSP的接口電路進(jìn)行分析。用FIFO作為兩者之間的接口效果很好;DSP通過CPLD對(duì)采樣時(shí)序進(jìn)行控制，可增強(qiáng)系統(tǒng)的靈活性。 關(guān)鍵詞 A/D DSP 高速數(shù)據(jù)采集 FIFO 中頻信號(hào)分為和差兩路，高速A/D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對(duì)這兩路信號(hào)進(jìn)行采集。對(duì)于兩路數(shù)據(jù)采集電路，A/D與DSP的接口連接是一樣的。兩個(gè)A
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基于CPLD控制的通用視頻采集模塊
- 對(duì)于用于視頻圖像處理的DSP來說,由于前端的A/D采集速度較低,一般為了減少DSP的開銷,在視頻采集A/D和DSP...
- 關(guān)鍵字： 采集模塊 FIFO DSP CPLD 視頻采集 先進(jìn)先出存儲(chǔ)器 控制模塊 同步電路 全電視信號(hào) 抗混
射頻定時(shí)發(fā)送器基本功能模塊的設(shè)計(jì)
- 引言 射頻定時(shí)發(fā)送器是射頻控制模塊中的一個(gè)重要組成部分，用于產(chǎn)生需要定時(shí)發(fā)送的射頻控制信號(hào)：AD_ON(模數(shù)轉(zhuǎn)換信號(hào))、DA_ON(數(shù)模轉(zhuǎn)換信號(hào))、APC(自動(dòng)功率控制信號(hào))、AGC(自動(dòng)增益控制信號(hào))和AFC(自動(dòng)頻率控制信號(hào))，再通過選擇兩個(gè)SPI接口RF_SPI和AD_SPI把控制信號(hào)定時(shí)地傳送到射頻發(fā)送模塊。射頻定時(shí)發(fā)送器需要完成的四種基本功能分別是：定時(shí)發(fā)送、競(jìng)爭發(fā)送、數(shù)據(jù)采樣時(shí)鐘分頻，以及APC_burst模式，如圖1所示，本文將詳細(xì)闡述這些基本功能模塊的設(shè)計(jì)原理。
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機(jī) 射頻 定時(shí)發(fā)送器 FIFO 測(cè)試工具
基于FPGA的IPV6數(shù)據(jù)包的拆裝實(shí)現(xiàn)
- 基于FPGA的IPV6數(shù)據(jù)包的拆裝實(shí)現(xiàn) 王志遠(yuǎn), 杜詩武, 曲 晶(信息工程學(xué)院 信息技術(shù)研究所,河南 鄭州 450002) 摘 要：介紹了一種運(yùn)用FPGA將IPV6數(shù)據(jù)包的包頭和數(shù)據(jù)部分分離并重新封裝的方法。利用該方法,可以使IPV6數(shù)據(jù)包的拆裝處理速度達(dá)到2Gbit/s以上。 關(guān)鍵詞：FPGA IPV6數(shù)據(jù)包 拆裝 FIFO 筆者在參與國家“863”重大專題項(xiàng)目“高速密碼芯片及驗(yàn)證平臺(tái)系統(tǒng)”的過程中,遇到了將IPV6數(shù)據(jù)包的包頭和數(shù)據(jù)部分拆開,然后把數(shù)據(jù)部分送密碼芯片進(jìn)行加
- 關(guān)鍵字： FIFO FPGA IPV6數(shù)據(jù)包 拆裝
基于PCI總線的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)
- 摘 要：本文介紹了一種基于PCI總線的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)方法，主要討論了高速數(shù)據(jù)采集的存儲(chǔ)與傳輸?shù)挠布鉀Q方案，以及該系統(tǒng)的控制邏輯的實(shí)現(xiàn)，最后給出了控制邏輯仿真波形。關(guān)鍵詞：PCI總線；CPCI總線；高速實(shí)時(shí)數(shù)據(jù)采集；FIFO；CPLD 引言目前的大多數(shù)雷達(dá)信號(hào)處理機(jī)都是采用自定義總線，不具有通用性，每進(jìn)行一些系統(tǒng)功能的改變就需要大量的硬件改動(dòng)。而CPCI總線作為一種新興的工業(yè)總線，其采用了PCI總線的電氣特性以及VME總線的物理特性，兼具了二者的優(yōu)點(diǎn)
- 關(guān)鍵字： CPCI總線 CPLD FIFO PCI總線 高速實(shí)時(shí)數(shù)據(jù)采集
fifo介紹
采用FIFO方式時(shí)，信息被以所收到的次序進(jìn)行傳輸。
表示信息存儲(chǔ)的一種數(shù)據(jù)結(jié)構(gòu)，含義是先進(jìn)入的對(duì)象先取出。隊(duì)列（Queue ）就是基于這種性質(zhì)實(shí)現(xiàn)的。
FIFO( First In First Out)簡單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采 [ 查看詳細(xì) ]
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