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賽靈思Spartan-6 FPGA助力最新NI CompactRIO系統(tǒng)

全球可編程平臺(tái)領(lǐng)導(dǎo)廠(chǎng)商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）在 2011 年 NIWeek 大會(huì)期間宣布，美國(guó)國(guó)家儀器公司 (NI) 推出采用賽靈思旗艦型Spartan?-6 FPGA的業(yè)界首款多核、性能最高的 NI CompactRIO 系統(tǒng)和最小型化的 NI Single-Board RIO器件，進(jìn)一步豐富了其可重配置 I/O (RIO) 高級(jí)控制與監(jiān)控產(chǎn)品系列。
關(guān)鍵字：賽靈思 Spartan-6 FPGA

基于Verilog簡(jiǎn)易UART的FPGA/CPLD實(shí)現(xiàn)

基于Verilog簡(jiǎn)易UART的FPGA/CPLD實(shí)現(xiàn),目標(biāo)：在xo640上實(shí)現(xiàn)一個(gè)簡(jiǎn)單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲(chǔ)，用FIFO實(shí)現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過(guò)開(kāi)發(fā)板上的串口經(jīng)CPLD訪(fǎng)問(wèn)各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等，極大方便后期的開(kāi)發(fā)和調(diào)試。
關(guān)鍵字： FPGA/CPLD 實(shí)現(xiàn) UART 簡(jiǎn)易 Verilog 基于

基于FPGA嵌入式系統(tǒng)的雷達(dá)目標(biāo)模擬器的設(shè)計(jì)

基于FPGA嵌入式系統(tǒng)的雷達(dá)目標(biāo)模擬器的設(shè)計(jì),人為地對(duì)雷達(dá)進(jìn)行測(cè)試時(shí)，有時(shí)只對(duì)雷達(dá)的某個(gè)和某些參數(shù)感興趣，希望在回波中表征感興趣的參數(shù)強(qiáng)一些，這時(shí)就應(yīng)該在回波中去掉雜波和噪聲的影響，而這在實(shí)際的外場(chǎng)試飛過(guò)程中是不可能實(shí)現(xiàn)的，這也是雷達(dá)信號(hào)模擬器對(duì)
關(guān)鍵字：目標(biāo) 模擬器設(shè)計(jì) 雷達(dá) 系統(tǒng) FPGA 嵌入式基于

基于FPGA的漢明距離電路的實(shí)現(xiàn)

摘要：FPGA既具有門(mén)陣列的高邏輯密度和高可靠性，又具有可編程邏輯器件的用戶(hù)可編程性，可以減少系統(tǒng)的設(shè)計(jì)和維護(hù)風(fēng)險(xiǎn)，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。文中給出了利用FPGA設(shè)計(jì)漢明距離的計(jì)算電路，同時(shí)給出與通過(guò)有效
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基于TMS320DM642的Flash編程

基于TMS320DM642的Flash編程,本文首先介紹常見(jiàn)的Flash編程方法,然后詳細(xì)介紹本文方法的原理,以及DSP系統(tǒng)上電加載原理,最后給出整個(gè)實(shí)現(xiàn)過(guò)程并分析了Flash編程時(shí)需要注意的一些問(wèn)題?！　lash編程方法　　常見(jiàn)的Flash編程方式　　Flash在正常使用
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基于MCU和FPGA的LED圖文顯示屏控制系統(tǒng)

　　引言　　目前，市場(chǎng)上的中小規(guī)模LED顯示系統(tǒng)，一般采用傳統(tǒng)的單片機(jī)作為主控芯片。對(duì)LED大屏幕顯示屏來(lái)說(shuō)，由于數(shù)據(jù)傳輸量大，要求掃描速度快，而單片機(jī)內(nèi)部的資源較少、運(yùn)行速度較慢，難于滿(mǎn)足系統(tǒng)要求。以FPGA
關(guān)鍵字：顯示屏控制系統(tǒng) 圖文 LED MCU FPGA 基于

FPGA與單片機(jī)實(shí)現(xiàn)低頻數(shù)字式相位測(cè)量?jī)x

FPGA與單片機(jī)實(shí)現(xiàn)低頻數(shù)字式相位測(cè)量?jī)x,摘要：提出了以AVR ATmega128單片機(jī)和Altera公司的Cyclone系列EP1C3T100為核心的系統(tǒng)設(shè)計(jì)方案。分析了數(shù)字式低頻相位測(cè)量?jī)x的測(cè)量原理和測(cè)量誤差及其消除的方法。主要介紹了系統(tǒng)的軟硬件設(shè)計(jì)。實(shí)踐表明，此方案設(shè)計(jì)的
關(guān)鍵字：數(shù)字式相位測(cè)量?jī)x 低頻實(shí)現(xiàn) 單片機(jī) FPGA

基于TMS320C6416與FPGA的實(shí)時(shí)光電圖像識(shí)別系統(tǒng)

基于TMS320C6416與FPGA的實(shí)時(shí)光電圖像識(shí)別系統(tǒng),光電混合模式識(shí)別以其高速并行處理和無(wú)串?dāng)_的優(yōu)點(diǎn)成為實(shí)現(xiàn)模式識(shí)別實(shí)用化和實(shí)時(shí)化的重要途徑，其在目標(biāo)識(shí)別、指紋識(shí)別、光纖檢測(cè)、工業(yè)零件識(shí)別、汽車(chē)牌照識(shí)別等領(lǐng)域得到了廣泛的研究和應(yīng)用[1.2]，并取得了很好的識(shí)別
關(guān)鍵字：圖像識(shí)別系統(tǒng) 光電實(shí)時(shí) TMS320C6416 FPGA 基于

FPGA設(shè)計(jì)中毛刺信號(hào)解析

FPGA設(shè)計(jì)中毛刺信號(hào)解析,在FPGA的設(shè)計(jì)中，毛刺現(xiàn)象是長(zhǎng)期困擾電子設(shè)計(jì)工程師的設(shè)計(jì)問(wèn)題之一, 是影響工程師設(shè)計(jì)效率和數(shù)字系統(tǒng)設(shè)計(jì)有效性和可靠性的主要因素。由于信號(hào)在FPGA的內(nèi)部走線(xiàn)和通過(guò)邏輯單元時(shí)造成的延遲,在多路信號(hào)變化的瞬間，組合
關(guān)鍵字：解析信號(hào) 毛刺設(shè)計(jì) FPGA

基于FPGA雷達(dá)多目標(biāo)模擬器DRFM設(shè)計(jì)與實(shí)現(xiàn)

研究了雷達(dá)多目標(biāo)模擬系統(tǒng)中數(shù)字射頻存儲(chǔ)(DRFM)單元的設(shè)計(jì)與實(shí)現(xiàn)，根據(jù)模擬系統(tǒng)的設(shè)計(jì)要求, 提出一種基于高性能 FPGA數(shù)字射頻存儲(chǔ)單元設(shè)計(jì)方法；著重闡述了數(shù)字射頻存儲(chǔ)單元的設(shè)計(jì)思路, 給出了系統(tǒng)的設(shè)計(jì)方案, 并對(duì)系統(tǒng)中雷達(dá)模擬目標(biāo)的各功能模塊進(jìn)行了分析，實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的DRFM滿(mǎn)足設(shè)計(jì)系統(tǒng)要求。
關(guān)鍵字： FPGA DRFM 雷達(dá) 多目標(biāo)

基于FPGA的PCM3032路系統(tǒng)信號(hào)同步數(shù)字復(fù)接設(shè)計(jì)

摘要：在現(xiàn)代數(shù)字通信系統(tǒng)中，為了擴(kuò)大信道的傳輸容量提高信號(hào)傳輸效率，常采用數(shù)字復(fù)接的技術(shù)。在分析了PCM30／32...
關(guān)鍵字： FPGA PCM30 信號(hào)同步

基于FPGA的超聲波信號(hào)處理研究

摘要：為了降低超聲波流量檢測(cè)過(guò)程中噪聲對(duì)檢測(cè)精度的影響，采用FPGA器件構(gòu)建了FIR濾波器，并提出一種新穎的查表法替代濾波器中的乘法運(yùn)算。試驗(yàn)結(jié)果表明，該濾波器設(shè)計(jì)方法顯著降低了FPGA的片內(nèi)硬件開(kāi)銷(xiāo)，提高了濾波
關(guān)鍵字： FPGA 超聲波信號(hào)處理

基于FPGA的PCM30／32路系統(tǒng)信號(hào)同步數(shù)字復(fù)接設(shè)計(jì)

摘要：在現(xiàn)代數(shù)字通信系統(tǒng)中，為了擴(kuò)大信道的傳輸容量提高信號(hào)傳輸效率，常采用數(shù)字復(fù)接的技術(shù)。在分析了PCM30／32路系統(tǒng)基群信號(hào)幀結(jié)構(gòu)的基礎(chǔ)上，以EDA綜合仿真設(shè)計(jì)軟件QuartusⅡ8．0為開(kāi)發(fā)平臺(tái)，利用Verilog HDL硬
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LTE中卷積碼的譯碼器設(shè)計(jì)與FPGA實(shí)現(xiàn)

摘要：基于長(zhǎng)期演進(jìn)(LTE)的Tail-biting卷積碼，介紹了維特比譯碼算法，它是一種最優(yōu)的卷積碼譯碼算法。由于Tail-biting卷積碼的循環(huán)特性，采用固定延遲譯碼的方法，降低了譯碼復(fù)雜度。通過(guò)使用全并行的結(jié)構(gòu)及簡(jiǎn)單的回
關(guān)鍵字： FPGA LTE 卷積碼譯碼器

一種高速I(mǎi)2C總線(xiàn)從器件接口IP核的設(shè)計(jì)與實(shí)現(xiàn)

I2C總線(xiàn)作為一種事實(shí)上的國(guó)際標(biāo)準(zhǔn)，在超過(guò)100種不同的IC上實(shí)現(xiàn)并且得到超過(guò)50家公司的許可。它具有連線(xiàn)少，結(jié)構(gòu)簡(jiǎn)單的特點(diǎn)。本文介紹了一種高速I(mǎi)2C從器件接口電路IP核設(shè)計(jì)。在系統(tǒng)應(yīng)用中，單片機(jī)作為主控器件，本IP核作為從器件中的接口電路，它們通過(guò)I2C總線(xiàn)相連，實(shí)現(xiàn)MCU對(duì)IC或FPGA中相關(guān)寄存器的訪(fǎng)問(wèn)。從而代替了MCU通用的地址數(shù)據(jù)接口，大大減少了IC或FPGA的管腳數(shù)量，節(jié)省了I/O資源，這對(duì)于I/O資源緊張的IC設(shè)計(jì)和FPGA開(kāi)發(fā)是非常有意義的。
關(guān)鍵字： FPGA I2C總線(xiàn) IP核 201107